一种NOR型浮栅存储器及制备方法技术

本发明专利技术实施例提供了一种NOR型浮栅存储器及制备方法，包括：衬底；形成在衬底上方的多个凹槽；形成在衬底表面的源极、漏极与沟道区，源极和漏极分别位于凹槽的两侧，沟道区沿所述凹槽的表面排布；形成在沟道区上方的隧穿氧化层和浮栅，形成在浮栅侧壁的侧壁绝缘层；形成在源极和所述漏极上方的隔离绝缘层；形成在隔离绝缘层、侧壁绝缘层和浮栅上方的层间绝缘层；形成在层间绝缘层上方的控制栅；形成在控制栅上方的字线；源极和漏极复用为位线。本发明专利技术实施例提供了一种NOR浮栅存储器及制备方法，将浮栅存储器的沟道图形制作成三维凹槽结构，减小了浮栅存储器的尺寸的同时，没有减小沟道长度，巧妙地避免了短沟道效应。

A NOR-type floating gate memory and its preparation method

The embodiment of the present invention provides a NOR floating gate memory and a preparation method, including: a substrate; a plurality of grooves formed above the substrate; a source, a drain and a channel area formed on the surface of the substrate, with the source and a drain located on both sides of the groove respectively, and a channel area arranged along the surface of the groove; and a groove area formed above the groove area. Tunneling oxide layer and floating gate are formed in side wall insulation layer of side wall of floating gate; isolation insulation layer formed above source and drain; interlayer insulation layer formed above isolation insulation layer, side wall insulation layer and floating gate; control gate formed above interlayer insulation layer; word line formed above control gate; source and drain. Pole multiplexing is bit line. The embodiment of the present invention provides a NOR floating gate memory and a preparation method. The channel pattern of the floating gate memory is made into a three-dimensional groove structure, which reduces the size of the floating gate memory without reducing the channel length and skillfully avoids the short channel effect.

【技术实现步骤摘要】
一种NOR型浮栅存储器及制备方法
本专利技术涉及半导体制造
，尤其设计一种NOR型浮栅存储器及制备方法。
技术介绍
NOR型浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。但随着微电子技术的发展，NOR型浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。对于传统浮栅存储器而言，浮栅存储器的沟道为二维结构，在减小浮栅存储器的尺寸的同时，会造成沟道尺寸的减小。当沟道尺寸减小到一定尺寸时，浮栅存储器面临诸多问题，例如电荷保持机制不确定，导致对浮栅存储器的读、写和擦除操作结果与实际浮栅存储器的状态不符合等等。
技术实现思路
有鉴于此，本专利技术实施例提供了一种NOR浮栅存储器及制备方法，将浮栅存储器的沟道图形制作成三维凹槽结构，减小了浮栅存储器的尺寸的同时，没有减小沟道长度，巧妙地避免了短沟道效应。第一方面，本专利技术实施例提供了一种NOR型浮栅存储器，包括：衬底；形成在所述衬底上方的多个凹槽；形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；形成在所述沟道区上方的隧穿氧化层和浮栅，形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；所述源极和所述漏极复用为位线。可选地，所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。可选地，所述凹槽的底面为平面或曲面。可选地，所述凹槽的纵截面为矩形。可选地，所述凹槽的底面长度范围为大于或等于60nm，小于或等于80nm。第二方面，本专利技术实施例提供了一种针对上述技术方案所述的NOR型浮栅存储器的制备方法，包括：提供衬底；在所述衬底上方形成多个凹槽；在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；在所述沟道区上方形成隧穿氧化层和浮栅；在所述浮栅侧壁形成的侧壁绝缘层；在所述源极和所述漏极上方形成隔离绝缘层；在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方形成层间绝缘层；在所述层间绝缘层上方形成控制栅；在所述控制栅的上方形成字线；所述源极和所述漏极复用为位线。可选地，所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。可选地，在所述衬底上方形成多个凹槽；在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布具体包括：在所述衬底依次上方形成隧穿氧化层和临时隔离绝缘层；刻蚀所述隧穿氧化层和临时隔离绝缘层形成多个凹槽，所述凹槽贯穿部分所述衬底；在所述凹槽表面形成所述沟道区；在所述沟道区上方形成隧穿氧化层和浮栅；去除所述临时隔离绝缘层和所述临时隔离绝缘层下方的所述隧穿氧化层，在所述衬底表面形成源极和漏极，所述源极和漏极分别位于所述凹槽的两侧。可选地，在所述源极和所述漏极的上方形成隔离绝缘层；所述浮栅高于所述隔离绝缘层具体包括：在所述源极和所述漏极的上方形成隔离绝缘层；刻蚀所述隔离绝缘层，使所述浮栅高于所述隔离绝缘层。可选地，在所述衬底上方形成多个凹槽；在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布具体包括：衬底；在所述衬底上方形成多个凹槽；在所述衬底表面和所述凹槽表面形成沟道区；在所述沟道区上方依次形成隧穿氧化层、浮栅和保护绝缘层；刻蚀所述凹槽两侧的所述隧穿氧化层、所述浮栅和所述保护绝缘层，露出所述凹槽两侧的所述沟道区；在所述浮栅的侧壁形成侧壁绝缘层；在所述凹槽两侧的所述沟道区表面形成源极和漏极，所述源极和漏极分别位于所述凹槽的两侧。本专利技术实施例提供了一种NOR浮栅存储器及制备方法，通过形成在所述衬底上方的多个凹槽，沟道区相应地为三维结构，这样的结构可以使得在兼顾减小浮栅存储器器件尺寸的情况下，并没有因此而减小沟道的长度，巧妙地克服了短沟道效应，并且本专利技术实施例通过将源极和漏极复用为位线，去除了传统结构中源极和漏极到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。附图说明通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将变得更明显。图1a为本专利技术实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图；图2为本专利技术实施例一提供的一种NOR型浮栅存储器的剖面结构图；图3为本专利技术实施例二提供一种NOR型浮栅存储器制备方法的流程示意图；图4a-图4r为本专利技术实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图1a为本专利技术实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图；图2为本专利技术实施例一提供的一种NOR型浮栅存储器的剖面结构图。参见图1b，本专利技术实施例提供了一种NOR型浮栅存储器，该NOR型浮栅存储器包括：衬底10；形成在衬底10上方的多个凹槽11；形成在衬底10表面的源极12、漏极13与沟道区14，源极12和漏极13分别位于凹槽11的两侧，沟道区14沿凹槽11的表面排布；形成在沟道区14上方的隧穿氧化层15和浮栅16，形成在浮栅16侧壁的侧壁绝缘层17；形成在源极12和漏极13上方的隔离绝缘层18；形成在隔离绝缘层18、侧壁绝缘层17和浮栅16上方的层间绝缘层19；形成在层间绝缘层19上方的控制栅20；形成在控制栅20上方的字线21；源极12和漏极13复用为位线。现有技术中沟道区是平面的。当沟道长度相等的情况下，由于本专利技术实施例提出的NOR浮栅存储器，设置了衬底凹槽，因此本专利技术实施例的浮栅存储器，相邻源极12和漏极13之间的距离由沟道区14的长度为2倍的沟道区14的侧壁的长度H与一个沟道区14底面的长度L的长度之和(现有技术)可以设置成一个沟道区14底面的长度L。沟道相应地为三维结构，在保持存储信息的读取和存储速度的前提下，达到减小浮栅存储器器件尺寸的目的，可以抑制由于浮栅存储器关键尺寸的缩小而产生短沟道效应，提高了诸如闪存之类的半导体器件的可微缩性。并且本专利技术实施例通过将源极12和漏极13复用为位线，去除了传统结构中源极12和漏极13到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻需要说明的是，示例性地，本实施中的凹槽的底面为平面，凹槽的纵截面为矩形，可选地，凹槽的底面还可以为曲面。相对于凹槽的具体形状，本专利技术实施例不做限定，相关技术人员可以根据实际情况自行选择。参见图1a，本专利技术提供了一种NOR型浮栅存储器，可以看到该NOR型浮本文档来自技高网...

【技术保护点】
1.一种NOR型浮栅存储器，其特征在于，包括：衬底；形成在所述衬底上方的多个凹槽；形成在所述衬底表面的源极、漏极与沟道区，所述源极和所述漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；形成在所述沟道区上方的隧穿氧化层和浮栅，形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；所述源极和所述漏极复用为位线。

【技术特征摘要】
1.一种NOR型浮栅存储器，其特征在于，包括：衬底；形成在所述衬底上方的多个凹槽；形成在所述衬底表面的源极、漏极与沟道区，所述源极和所述漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；形成在所述沟道区上方的隧穿氧化层和浮栅，形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；所述源极和所述漏极复用为位线。2.根据权利要求1所述的NOR型浮栅存储器，其特征在于，所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。3.根据权利要求1所述的NOR型浮栅存储器，其特征在于，所述凹槽的底面为平面或曲面。4.根据权利要求3所述的NOR型浮栅存储器，其特征在于，所述凹槽的纵截面为矩形。5.根据权利要求4所述的NOR型浮栅存储器，其特征在于，所述凹槽的底面长度范围为大于或等于60nm，小于或等于80nm。6.一种针对权利要求1～5所述的NOR型浮栅存储器的制备方法，其特征在于，包括：提供衬底；在所述衬底上方形成多个凹槽；在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；在所述沟道区上方形成隧穿氧化层和浮栅；在所述浮栅侧壁形成的侧壁绝缘层；在所述源极和所述漏极上方形成隔离绝缘层；在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方形成层间绝缘层；在所述层间绝缘层上方形成控制栅；在所述控制栅的上方形成字线；所述源极和所述漏极复用为位线。7....

【专利技术属性】
技术研发人员：冯骏，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京,11