半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括高电阻器件区，高电阻器件区由器件区和边缘区组成；在器件区和边缘区的基底上形成分立的虚拟伪栅；在虚拟伪栅露出的基底上形成层间介质膜，层间介质膜覆盖虚拟伪栅顶部；对层间介质膜进行平坦化处理，使剩余层间介质膜露出虚拟伪栅顶部，且剩余层间介质膜作为层间介质层。相比未形成虚拟伪栅的方案，本发明专利技术在后续形成层间介质层的平坦化处理过程中，可以提高层间介质层的顶部平坦度，改善层间介质层的顶部凹陷(Dishing)问题，从而有利于改善半导体结构的性能。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a substrate, which includes a high resistance device region, which is composed of a device region and an edge region; forming a discrete virtual pseudo-gate on the substrate of the device region and the edge region; forming an interlayer dielectric film on the substrate exposed by the virtual pseudo-gate, and forming an interlayer dielectric layer on the substrate exposed by the virtual pseudo-gate. The film covers the top of the virtual pseudo-gate, and the interlayer dielectric film is flattened to expose the top of the virtual pseudo-gate, and the remaining interlayer dielectric film acts as the interlayer dielectric layer. Compared with the scheme without virtual pseudo-gate, the invention can improve the top flatness of the interlayer dielectric layer and the top depression of the interlayer dielectric layer during the subsequent flattening treatment of the interlayer dielectric layer, thereby helping to improve the performance of the semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。在FinFET中，会大量使用电阻器件(ResistorDevice)。目前，随着金属栅(MetalGate)的引入，为了降低工艺难度和工艺成本，一般通过在隔离结构上方的层间介质层上形成金属层作为金属电阻器件。但是，形成所述金属电阻器件的工艺容易导致半导体结构的性能下降。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；在所述器件区和边缘区的基底上形成分立的虚拟伪栅；在所述虚拟伪栅露出的基底上形成层间介质膜，所述层间介质膜覆盖所述虚拟伪栅顶部；对所述层间介质膜进行平坦化处理，使剩余层间介质膜露出所述虚拟伪栅顶部，且所述剩余层间介质膜作为层间介质层。可选的，形成所述层间介质层之后，还包括步骤：去除所述边缘区的虚拟伪栅，在所述层间介质层内形成开口；形成填充满所述开口的虚拟金属栅；在位于所述器件区的层间介质层上形成金属层。可选的，所述金属层的延伸方向垂直于所述虚拟伪栅的延伸方向。可选的，所述金属层中掺杂有N离子或者C离子。可选的，所述金属层的材料为TiN、TaN、TiCN或者TiC中的一种或者多种。可选的，所述金属层的厚度为至可选的，形成所述金属层之后，还包括步骤：形成与所述金属层电连接的导电插塞。可选的，所述器件区与所述边缘区之间的间距为5nm至2000nm。可选的，所述基底包括衬底以及位于衬底上的多个分立的鳍部，所述衬底包括高电阻器件区。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；虚拟伪栅，位于所述器件区和边缘区的基底上；层间介质层，位于所述虚拟伪栅露出的基底上，所述层间介质层露出所述虚拟伪栅顶部齐平。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在器件区和边缘区的基底上形成分立的虚拟伪栅，相比未形成所述虚拟伪栅的方案，在后续形成层间介质层的平坦化处理过程中，可以提高所述层间介质层的顶部平坦度，改善所述层间介质层的顶部凹陷(Dishing)问题，从而有利于改善半导体结构的性能。可选方案中，形成所述层间介质层之后，还包括在位于所述器件区的层间介质层上形成金属层，所述金属层的延伸方向垂直于所述虚拟伪栅的延伸方向，从而可以避免所述金属层和所述虚拟伪栅之间的串扰效应(CrossTalkEffect)。可选方案中，形成所述层间介质层之后，采用虚拟金属栅代替所述边缘区的虚拟伪栅；在半导体制造中，通常还包括形成晶体管的金属栅，通过采用虚拟金属栅代替所述边缘区的虚拟伪栅，从而可以在同一步骤中形成所述金属栅和虚拟金属栅，进而提高金属栅形成过程中的平坦化处理效果，改善所述金属栅的顶部凹陷问题。可选方案中，所述器件区的虚拟伪栅未被虚拟金属栅代替，从而可以降低所述金属层的电磁干扰(例如电感效应)。附图说明图1至图12是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，形成所述金属电阻器件的工艺容易导致半导体结构的性能下降。分析半导体结构的性能下降的原因在于：目前，通常在隔离结构上方的层间介质层上形成分立的金属层作为金属电阻器件(MetalResistorDevice)。在形成所述层间介质层时，由于所述隔离结构所对应区域为稀疏区(IsoArea)，因此在形成所述层间介质层的平坦化处理后，所述层间介质层的顶部平坦度较差，且所述层间介质层顶部容易出现凹陷(Dishing)问题，从而导致半导体结构的性能下降。为了解决所述技术问题，本专利技术在器件区和边缘区的基底上形成分立的虚拟伪栅，相比未形成所述虚拟伪栅的方案，可以提高层间介质层在平坦化处理后的顶部平坦度，改善所述层间介质层的顶部凹陷问题。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图12是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。结合参考图1和图2，图1是俯视图，图2是图1沿A1A2割线的剖面结构示意图，提供基底(未标示)，所述基底包括高电阻器件区(未标示)，所述高电阻器件区由器件区Ⅰ和边缘区Ⅱ组成。本实施例中，所述基底包括衬底100以及位于衬底100上的多个分立的鳍部110，所述衬底100包括高电阻器件区。所述高电阻器件区用于形成金属电阻器件(MetalResistanceDevice)。具体地，所述金属电阻器件形成于所述器件区Ⅰ上。本实施例中，所述高电阻器件区衬底100上形成有所述鳍部110，所述高电阻器件区的鳍部110用于提高所述高电阻器件区的图形密集度(PatternDensity)，相比未在所述高电阻器件区衬底100上形成所述鳍部110的方案，后续在所述隔离结构111上形成层间介质层时，可以改善所述层间介质层在平坦化处理后的顶部凹陷问题，从而提高所述层间介质层的顶部平坦度。需要说明的是，所述衬底100还包括晶体管区(图未示)，用于形成鳍式场效应晶体管，所述晶体管区的鳍部110用于提供所形成鳍式场效应晶体管的沟道。本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，为了使所述器件区Ⅰ两侧的工艺环境相同或相近，从而改善所述平坦化处理效果，所述边缘区Ⅱ位于所述器件区Ⅰ两侧。需要说明的是，如图1所示，本实施例中，以所述器件区Ⅰ和边缘区Ⅱ上的鳍部110数量为4个为例进行说明(为了便于图示，图2中器件区Ⅰ和边缘区Ⅱ各示意了3个鳍部110)。但本专利技术对所述器件区Ⅰ和边缘区Ⅱ上的鳍部110数量不做限定。所述器件区Ⅰ与所述边缘区Ⅱ之间的间距不宜过小，也不宜过大。如果所述间距过小，则所述边缘区Ⅱ远离所述器件区Ⅰ一侧的层间介质层顶部容易出现凹陷问题；如果所述间距过大，则所述边缘区Ⅱ和本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；在所述器件区和边缘区的基底上形成分立的虚拟伪栅；在所述虚拟伪栅露出的基底上形成层间介质膜，所述层间介质膜覆盖所述虚拟伪栅顶部；对所述层间介质膜进行平坦化处理，使剩余层间介质膜露出所述虚拟伪栅顶部，且所述剩余层间介质膜作为层间介质层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；在所述器件区和边缘区的基底上形成分立的虚拟伪栅；在所述虚拟伪栅露出的基底上形成层间介质膜，所述层间介质膜覆盖所述虚拟伪栅顶部；对所述层间介质膜进行平坦化处理，使剩余层间介质膜露出所述虚拟伪栅顶部，且所述剩余层间介质膜作为层间介质层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层之后，还包括步骤：去除所述边缘区的虚拟伪栅，在所述层间介质层内形成开口；形成填充满所述开口的虚拟金属栅；在位于所述器件区的层间介质层上形成金属层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层的延伸方向垂直于所述虚拟伪栅的延伸方向。4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层中掺杂有N离子或者C离子。5.如权利...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11