【技术实现步骤摘要】
一种数据交互智能主机终端
本技术涉及一种数据交互智能主机终端，属于自动控制
技术介绍
工业中经常要采集一些设备的信号或者要自动控制一些设备，而工业设备采用的控制器及信号种类多样，这就需要一种能够与多种设备连接的控制器或者媒介，其连接的信号类型需要涵盖DI(数字量输入)、DO(数字量输出)、AI(模拟量输入)、AO(模拟量输出)及各种串行通信数据信号（比如485通信、CAN通信、以太网等）。现有的处理方式一般如下：1.使用PLC。PLC虽然使用简单，可靠性高，但其成本高，且其体系结构是封闭的，各PLC产商也是百家争鸣，硬件体系互不兼容，编程语言及指令系统也各异，当用户选择了一种PLC产品后，必须选择与其相应的控制规程，并且学习特定的编程语言。这无疑延长了开发周期，在人员流动频繁的地方这种缺陷尤为明显；2.购买一些通用的模块再进行二次研发。虽然控制现场有多种信号，但不同的控制现场侧重点不同，这就造成一种控制媒介很难应用到各种通信场合，而控制媒介的开发者也往往需要针对不同的工业现场购买不同的模块，用于开发不同的控制设备；以上两种方式都会在一定程度上造成人力资源、物质资源的浪费。而且，电子产品虽然使用方便，但其对环境的潜在危害大，回收率低又低，在环境问题日益严重的今天，是不利于生态文明发展的。
技术实现思路
本技术针对以上问题，借鉴活字印刷术的思路，本技术提出了一种数据交互智能主机终端，在不影响工业现场需求的同时，实现了功能分解，各功能模块独自成型，在使用时根据需要进行拼装，极大的提高了电子产品的利用率。本技术采用的技术方案如下：一种数据交互智能主机终端，它包括...
【技术保护点】
1.一种数据交互智能主机终端，其特征在于它包括核心控制单元、DIDO隔离卡电路、AI隔离卡电路、AO隔离卡电路、协处理单元接口电路、串口隔离卡电路、综合通信卡电路、人机交互电路、PWM计数器隔离板电路、IO扩展卡电路和电源管理单元；所述核心控制单元与所述串口隔离卡电路的相应端口双向连接，所述串口隔离卡电路与待测的串口信号端口双向连接；所述核心控制单元与所述综合通信卡电路的相应端口双向连接，所述综合通信卡电路与串行数字信号端口双向连接；所述核心控制单元与所述IO扩展卡电路的相应端口双向连接，所述IO扩展卡电路与多功能数据交互智能从机终端端口双向连接；所述核心控制单元与所述协处理单元接口电路的相应端口双向连接，所述协处理单元接口电路的第一输入端接入侵检测及中断输入信号端口，所述协处理单元接口电路的第一输出端接所述人机交互电路的相应输入端，协处理单元接口电路的第二输出端接所述PWM计数器隔离板电路的相应输入端；所述人机交互电路与所述核心控制单元的相应端口双向连接；所述核心控制单元与所述PWM计数器隔离板电路的相应端口双向连接，待测的脉冲信号端口与所述PWM计数器隔离板电路的相应端口双向连接；...
【技术特征摘要】
1.一种数据交互智能主机终端，其特征在于它包括核心控制单元、DIDO隔离卡电路、AI隔离卡电路、AO隔离卡电路、协处理单元接口电路、串口隔离卡电路、综合通信卡电路、人机交互电路、PWM计数器隔离板电路、IO扩展卡电路和电源管理单元；所述核心控制单元与所述串口隔离卡电路的相应端口双向连接，所述串口隔离卡电路与待测的串口信号端口双向连接；所述核心控制单元与所述综合通信卡电路的相应端口双向连接，所述综合通信卡电路与串行数字信号端口双向连接；所述核心控制单元与所述IO扩展卡电路的相应端口双向连接，所述IO扩展卡电路与多功能数据交互智能从机终端端口双向连接；所述核心控制单元与所述协处理单元接口电路的相应端口双向连接，所述协处理单元接口电路的第一输入端接入侵检测及中断输入信号端口，所述协处理单元接口电路的第一输出端接所述人机交互电路的相应输入端，协处理单元接口电路的第二输出端接所述PWM计数器隔离板电路的相应输入端；所述人机交互电路与所述核心控制单元的相应端口双向连接；所述核心控制单元与所述PWM计数器隔离板电路的相应端口双向连接，待测的脉冲信号端口与所述PWM计数器隔离板电路的相应端口双向连接；所述核心控制单元的输出端接所述AO隔离卡电路的相应端口输入端，所述AO隔离卡电路的输出端接模拟控制信号端口；所述AI隔离卡电路的输入端接待测量的模拟信号端口，所述AI隔离卡电路的输出端接核心控制单元的相应输入端；所述DIDO隔离卡电路与所述核心控制单元的相应端口双向连接，所述DIDO隔离卡电路与开关信号端口的相应端口双向连接；所述电源管理单元的输出端分别接所述核心控制单元、DIDO隔离卡电路、AI隔离卡电路、AO隔离卡电路、协处理单元接口电路、串口隔离卡电路、综合通信卡电路、人机交互电路、PWM计数器隔离板电路、IO扩展卡电路的相应电源端口，电源管理单元的输入端接外部供电电源。2.根据权利要求1所述的一种数据交互智能主机终端，其特征在于：还包括主板及第一至第十电路板；所述协处理单元接口电路设置在主板上；所述核心控制单元设置在第一电路板上；所述DIDO隔离卡电路设置在第二电路板上；AI隔离卡电路设置在第三电路板上；AO隔离卡电路设置在第四电路板上；串口隔离卡电路设置在第五电路板上；综合通信卡电路设置在第六电路板上；人机交互电路设置在第七电路板上；PWM计数器隔离板电路设置在第八电路板上；IO扩展卡电路设置在第九电路板上；电源管理单元设置在第十电路板上；所述第一至第十电路板以插接方式与所述主板相连接。3.根据权利要求2所述的一种数据交互智能主机终端，其特征在于：所述电源管理单元由芯片U1、芯片U5、芯片U8、二极管D101、电感L101、电容C101-电容C105、电阻R101-电阻R104组成；所述芯片U1的型号为MP2403，芯片U5的型号为APL117-3.3，芯片U8的型号为DC1212，二极管D101的型号为SS14；所述芯片U1的输入脚2脚接外部供电电源WB；芯片U1的输出脚3脚接电感L101的一端，电感L101的另一端为输出端+5V；电容C101接在芯片U1的输入脚2脚与地之间，二极管D101接在芯片U1的输出脚3脚与地之间，电容C102接在芯片U1的1脚与3脚之间，芯片U1的4脚接地，芯片U1的5脚经电阻R102接所述输出端+5V，电阻R101接在芯片U1的5脚与地之间，电容C104与电阻R103相串联后接在芯片U1的6脚与地之间，电容C105接在输出端+5V与地之间，电阻R104接在芯片U1的7脚与2脚之间，电容C103接在芯片U1的8脚与地之间；所述芯片U5的输入端Vin接输出端+5V，芯片U5的输出端Vout为输出端+3.3V，芯片U5的接地端接地；所述芯片U8的输入脚2脚接外部供电电源WB，芯片U8的1脚与3脚接地，芯片U8的4脚为输出端+12V；所述核心控制单元包括嵌入式芯片1U1及其外围元器件开关1S2、晶振1Y101-1Y102、电阻1R101-1R103、电容1C101-1C107、数据锁存器1U2-1U3和反相器芯片1U8；所述嵌入式芯片1U1为植入了.NetMicroFramwork微型框架的型号为STM32F103ZET6的嵌入式芯片，所述开关1S2、电阻1R103和电容1C105组成的复位电路接在嵌入式芯片1U1的25脚与地之间，所述晶振1Y102、电阻1R102和电容1C103-1C104组成的第一晶振电路接在嵌入式芯片1U1的23脚与24脚之间，所述晶振1Y101、电阻1R101和电容1C101-1C102组成的第二晶振电路接在嵌入式芯片1U1的8脚与9脚之间；所述数据锁存器1U2-1U3的型号为74HC573，所述数据锁存器1U2的输入脚2脚-9脚分别接所述嵌入式芯片1U1的86脚-85脚、114脚-115脚、58脚-60脚、63脚，数据锁存器1U2的10脚接地，数据锁存器1U2的20脚接所述输出端+3.3V；所述数据锁存器1U3的输入脚2脚-9脚分别接所述嵌入式芯片1U1的64脚-68脚、77脚-79脚，数据锁存器1U3的10脚接地，数据锁存器1U3的20脚接所述输出端+3.3V；所述反相器芯片1U8的型号为74LVC2G04，所述反相器芯片1U8的1脚接所述嵌入式芯片1U1的137脚，所述反相器芯片1U8的3脚接所述嵌入式芯片1U1的110脚，所述反相器芯片1U8的6脚接数据锁存器1U2的11脚和数据锁存器1U3的11脚，反相器芯片1U8的2脚接地，反相器芯片1U8的5脚接所述输出端+3.3V；所述核心控制单元还包括芯片1U4、芯片1U5、芯片1U7；所述芯片1U4的型号为外扩SRAM芯片SRAM-IS62WV51216BLL，所述芯片1U4的7脚-10脚、13脚-16脚、29脚-32脚、35脚-38脚分别接所述嵌入式芯片1U1的86脚-85脚、114脚-115脚、58脚-60脚、63脚-68脚、77脚-79脚；所述芯片1U4的5脚-1脚、44脚-42脚、27脚-24脚、22脚-19脚分别接所述数据锁存器1U2的输出脚19脚-12脚，数据锁存器1U3的输出脚19脚-12脚；所述芯片1U4的18脚、23脚、28脚分别接所述嵌入式芯片1U1的80脚-82脚；所述芯片1U4的6脚、17脚、39脚-41脚分别接所述嵌入式芯片1U1的123脚、119脚、41脚-42脚、118脚；芯片1U4的电源端11脚与33脚接所述输出端+3.3V，电容1C401接在芯片1U4的11脚与地之间，电容1C402接在芯片1U4的33脚与地之间，电阻1R401接在芯片1U4的6脚与所述输出端+3.3V之间；所述芯片1U5的型号为外扩FLASH芯片MX29LV320，所述芯片1U5的29脚、31脚、33脚、35脚、38脚、40脚、42脚、44脚、30脚、32脚、34脚、36脚、39脚、41脚、43脚、45脚分别接所述嵌入式芯片1U1的86脚-85脚、114脚-115脚、58脚-60脚、63脚-68脚、77脚-79脚；所述芯片1U5的25脚-18脚、8脚-1脚分别接所述数据锁存器1U2的输出脚19脚-12脚，数据锁存器1U3的输出脚19脚-12脚；所述芯片1U5的48脚、17脚-16脚、9脚-10脚分别接所述嵌入式芯片1U1的80脚-82脚、2脚-3脚；所述芯片1U5的11脚、12脚、15脚、28脚、26脚分别接所述嵌入式芯片1U1的119脚、25脚、122脚、118脚、125脚；所述芯片1U5的14脚经电阻1R502接所述输出端+3.3V，所述芯片1U5的15脚经电阻1R501接所述输出端+3.3V，所述芯片1U5的37脚接所述输出端+3.3V，滤波电容1C501接在芯片1U5的37脚与地之间；所述芯片1U7为外扩存储器MT29F1G08，所述芯片1U7的29脚-32脚、41脚-44脚、26脚-28脚、33脚、40脚、45脚-47脚分别接所述嵌入式芯片1U1的86脚-85脚、114脚-115脚、58脚-60脚、63脚-68脚、77脚-79脚；所述芯片1U7的7脚、8脚、9脚、18脚分别接所述嵌入式芯片1U1的122脚、118脚、124脚、119脚；所述芯片1U7的16脚-17脚分别接所述嵌入式芯片1U1的81脚-80脚；所述芯片1U7的19脚接所述芯片1U5的14脚；所述芯片1U7的12脚、34脚、37脚、39脚均接所述输出端+3.3V，电容1C701接在芯片1U7的12脚与地之间。4.根据权利要求3所述的一种数据交互智能主机终端，其特征在于：所述IO扩展卡电路包括IO扩展总线通信电路和烽火接力主模块电路；所述IO扩展总线通信电路由光耦2U5、与非门2U6、光耦2U1至2U4、芯片2U7至2U8、排阻2RP101至2RP104和电阻2R501至2R506组成；所述光耦2U5的型号为TLP281-2，与非门2U6的型号为74HC00，光耦2U1至2U4的型号为TLP281-4，芯片2U7至2U8的型号为74HC245；所述烽火接力主模块电路由芯片12U4、放大器12U3、光耦12U1、芯片12U2、芯片12U5、恒流源12U6、三极管12Q01-三极管12Q03、电位器12RJ01、电阻12R11-电阻12R15、电阻12R31-电阻12R35、电阻12R22-电阻12R27和电容12C31-电容12C33组成；所述芯片12U4的型号为74HC74，放大器12U3的型号为LM358，光耦12U1的型号为TLP281-4，芯片12U2的型号为LM393，芯片12U5的型号为CN5710，恒流源12U6的型号为E-102T；所述串口隔离卡电路包括第一至第四串口隔离卡电路；所述第一至第四串口隔离卡电路结构相同；其中第一串口隔离卡电路由芯片10U1至芯片10U7、数字三极管10Q3至数字三极管10Q5、二极管10D1、电阻10R51至电阻10R59和电容10C11至电容10C21组成；所述芯片10U1的型号为MAX232，芯片10U2的型号为MAX485，芯片10U3的型号为SN75179B，芯片10U4的型号为XC6401，芯片10U5的型号为TLP281-2，芯片10U6的型号为ADUM1201ARZ，芯片10U7的型号为DC-DC05；所述三极管10Q3、三极管10Q4为PNP型数字三极管，三极管10Q5为NPN型数字三极管；二极管10D1为共阴极型二极管；所述第二路串口隔离卡电路由芯片2-10U1至芯片2-10U7、数字三极管2-10Q3至数字三极管2-10Q5、二极管2-10D1、电阻2-10R51至电阻2-10R59和电容2-10C11至电容2-10C21组成；所述第三路串口隔离卡电路由芯片3-10U1至芯片3-10U7、数字三极管3-10Q3至数字三极管3-10Q5、二极管3-10D1、电阻3-10R51至电阻3-10R59和电容3-10C11至电容3-10C21组成；所述第四路串口隔离卡电路由芯片4-10U1至芯片4-10U7、数字三极管4-10Q3至数字三极管4-10Q5、二极管4-10D1、电阻4-10R51至电阻4-10R59和电容4-10C11至电容4-10C21组成；所述AI隔离卡电路包括第一AI隔离电路和第二AI隔离电路；所述第一AI隔离电路和第二AI隔离电路结构相同；所述第一AI隔离电路由放大器4U1、放大器4U2、电阻4R11-4R18、电阻4R21-电阻4R28、电阻4R31-电阻4R38、电容4C11-4C12和排阻4RP511-4RP512组成；所述放大器4U1、放大器4U2的型号均为LM324；所述AO隔离卡电路由放大器5U1、三极管5Q1-5Q2、电阻5R1-5R12和电容5C1-5C2组成；所述放大器5U1的型号为LM324；所述协处理单元电路由并串转换输入电路与串并转换输出电路组成；所述并串转换输入电路由芯片6U1、芯片6U5至芯片6U7、芯片6UA至芯片6UB、三极管6Q701-6Q702、三极管6Q602、电阻6R701-6R708、电阻6R601-6R603和电容6C701-6C702、电容6C601-6C605组成；所述芯片6U1的型号为TLP281-2，所述芯片6U5至芯片6U6的型号为74HC165，芯片6U7的型号为BL1551，芯片6UA的型号为74HC165，芯片6UB的型号为74HC86；所述串并转换输出电路由芯片7U1至芯片7U5、芯片7U8至芯片7U9、电容7C701至电容7C705和电容7C708至电容7C709组成；所述芯片7U1至芯片7U5、芯片7U9的型号为74HC594，所述芯片7U8的型号为74HC139；所述IO扩展总线通信电路的光耦2U5的2脚、4脚均接地，光耦2U5的6脚与8脚接所述输出端+5V，光耦2U5的5脚、7脚分别经电阻2R504、电阻2R503接地；所述与非门2U6的1脚、5脚、10脚、13脚-14脚接所述输出端+5V，与非门2U6的3脚与12脚连接，与非门2U6的6脚与9脚连接，与非门2U6的2脚接所述光耦2U5的7脚，与非门2U6的4脚接所述光耦2U5的5脚；光耦2U1至2U2、芯片2U7、排阻2RP101至2RP102组成信号输出电路；所述排阻2RP101至2RP102的一端接所述嵌入式芯片1U1的93脚、10-15脚、132脚，所述排阻2RP101至2RP102的另一端依次接所述光耦2U1的1脚、3脚、5脚、7脚，光耦2U2的1脚、3脚、5脚、7脚；所述光耦2U1的2脚、4脚、6脚、8脚，2U2的2脚、4脚、6脚、8脚均接地；所述光耦2U1的16脚、14脚、12脚、10脚，2U2的16脚、14脚、12脚、10脚均接所述输出端+3.3V；所述光耦2U1的15脚、13脚、11脚、9脚，2U2的15脚、13脚、11脚、9脚依次接芯片2U7的2脚-9脚；所述芯片2U7的1脚与20脚均接所述输出端+3.3V，芯片2U7的19脚接与非门2U6的6脚；光耦2U3至2U4、芯片2U8、排阻2RP103至2RP06组成信号输入电路；所述排阻2RP103至2RP104的一端依次接芯片2U7的18脚-11脚，所述排阻2RP103至2RP104的另一端依次接所述光耦2U3的1脚、3脚、5脚、7脚，光耦2U4的1脚、3脚、5脚、7脚；所述光耦2U3的2脚、4脚、6脚、8脚，2U4的2脚、4脚、6脚、8脚均接地；所述光耦2U3的16脚、14脚、12脚、10脚，2U4的16脚、14脚、12脚、10脚均接所述输出端+3.3V；所述光耦2U3的15脚、13脚、11脚、9脚，2U4的15脚、13脚、11脚、9脚依次接芯片2U8的2脚-9脚；所述芯片2U8的1脚与20脚均接所述输出端+3.3V，芯片2U8的19脚接协处理单元接口电路的串并转换输出电路的芯片7U9的4脚；芯片2U8的18脚-11脚依次接所述嵌入式芯片1U1的93脚、10-15脚、132脚，芯片2U8的2脚-9脚经排阻2RP105、2RP106接地；所述芯片12U4的12脚接嵌入式芯片1U1的49脚，芯片12U4的11脚接嵌入式芯片1U1的50脚，芯片12U4的5脚为烽火接力主模块电路的反馈信号FHFK，芯片12U4的1脚、4脚、10脚、13脚、14脚接所述输出端+3.3V，芯片12U4的2脚经电阻12R14接地，芯片12U4的3脚接所述三极管12Q03的集电极；所述三极管12Q03的集电极经电阻12R34接所述输出端+3.3V，其基极经电阻12R33接所述放大器12U3的7脚，三极管12Q03的发射极接地，电容12C32接在三极管12Q03的基极与地之间；所述放大器12U3的1脚接所述光耦12U1的6脚，电阻12R31、电阻12R32相串联后接在所述输出端+3.3V与地之间，放大器12U3的2脚与6脚均接电阻12R31与电阻12R32的节点，放大器12U3的7脚接所述光耦12U1的7脚；放大器12U3的3脚接所述芯片12U4的12脚，放大器12U3的5脚接所述芯片12U4的11脚；所述光耦12U1的3脚接所述芯片12U4的9脚，光耦12U1的1脚经所述电位器12RJ01接三极管12Q02的集电极，电阻12R25、电阻12R24相串联后接在所述12U2的7脚与地之间，三极管12Q02的基极接电阻12R25与电阻12R24的节点，三极管12Q02的发射极接地，光耦12U1的2脚经恒流源12U6接地，光耦12U1的4脚与光耦12U1的5脚相连接，光耦12U1的8脚经电阻12R15接地，光耦12U1的9脚经电阻12R13接地，光耦12U1的11脚经电阻12R12接地，光耦12U1的10脚、16脚接+5V，光耦12U1的15脚接所述芯片12U4的2脚；所述芯片12U2的5脚接所述光耦12U1的11脚，芯片12U2的7脚经电阻12R26接所述输出端+5V，芯片12U2的1脚经电阻12R23接所述输出端+5V，芯片12U2的6脚与2脚相连接，芯片12U2的3脚接所述光耦12U1的9脚；所述芯片12U5的1脚接所述芯片12U2的1脚，芯片12U5的3脚经电阻12R27接地，芯片12U5的5脚接所述三极管12Q02的集电极，芯片12U5的5脚为烽火接力主模块电路的时钟输出端口FHCLK；所述三极管12Q01的基极接所述光耦12U1的12脚，电阻12R21、电阻12R22相串联后接在所述输出端+5V与地之间，芯片12U2的2脚接电阻12R21与电阻12R22的节点，三极管12Q01的集电极为烽火接力主模块电路的信号发送端口FHn；所述第一串口隔离卡电路的芯片10U7的2脚接所述输出端+5V，第一串口隔离卡电路的芯片10U7的1脚接地，第一串口隔离卡电路的芯片10U7的3脚为输出隔离地，第一串口隔离卡电路的芯片10U7的4脚为输出的隔离电源，所述芯片10U4的2脚接所述芯片10U7的4脚，芯片10U4的1脚经电阻10R59接所述芯片10U7的4脚，数字三极管10Q5的集电极接芯片10U4的1脚，三极管10Q5的基极接芯片10U4的3脚，三极管10Q5的发射极接芯片10U7的3脚，电容10C21接在三极管10Q5的集电极与芯片10U7的3脚之间；芯片10U4的6脚为第一路输出端VCC1，芯片10U4的4脚为第二路输出端VCC2，芯片10U4的5脚接芯片10U7的3脚，芯片10U4的6脚接所述二极管10D1的第一阳极，芯片10U4的4脚接所述二极管10D1的第二阳极，二极管10D1的阴极为输出端VCC0，电容10C19接在芯片10U4的6脚与芯片10U7的3脚之间，电容10C20接在芯片10U4的4脚与芯片10U7的3脚之间；所述芯片10U6的2脚接所述嵌入式芯片1U1的101脚，芯片10U6的3脚接所述嵌入式芯片1U1的102脚，芯片10U6的1脚接所述输出端+5V，电阻10R57接在芯片10U6的2脚与7脚之间，电阻10R58接在芯片10U6的3脚与6脚之间，芯片10U6的8脚接所述输出端VCC0，电容10C18接在芯片10U6的1脚与芯片10U7的3脚之间，电容10C17接在芯片10U6的8脚与芯片10U7的3脚之间；所述三极管10Q3的发射极接所述输出端VCC0，三极管10Q3的基极接所述芯片10U5的8脚，三极管10Q3的集电极经电阻10R53接芯片10U7的3脚，所述三极管10Q4的发射极接所述输出端VCC0，三极管10Q4的基极接所述芯片10U5的6脚，三极管10Q4的集电极经电阻10R54接芯片10U7的3脚，三极管10Q4的集电极接所述芯片10U4的3脚；所述芯片10U5的1脚经电阻10R55接7U9的1脚，芯片10U5的3脚经电阻10R56接7U1的15脚，三极管10Q3的集电极经电阻10R51接7U9的15脚，三极管10Q4的集电极经电阻10R52接7U1的15脚，芯片10U5的2脚、4脚、5脚、7脚均接芯片10U7的3脚；所述芯片10U2的1脚接芯片10U6的7脚，所述芯片10U2的2脚与3脚相连接后接三极管10Q3的集电极，芯片10U2的4脚接芯片10U6的6脚，芯片10U2的8脚接所述输出端VCC2，电容10C16接在芯片10U2的8脚与芯片10U7的3脚之间；所述芯片10U3的1脚接所述输出端VCC2，芯片10U3的2脚接芯片10U2的1脚，芯片10U3的3脚接芯片10U2的4脚，芯片10U3的7脚接芯片10U2的7脚，芯片10U3的8脚接芯片10U2的6脚；所述芯片10U1的11脚接芯片10U3的3脚，芯片10U1的12脚接芯片10U3的2脚，芯片10U1的13脚接芯片10U3的7脚，芯片10U1的14脚接芯片10U3的8脚，电容10C13接在芯片10U1的1脚与3脚之间，电容10C15接在芯片10U1的4脚与5脚之间，芯片10U1的16脚接所述输出端VCC1，电容10C11接在芯片10U1的16脚与芯片10U7的3脚之间，电容10C12接在芯片10U1的2脚与芯片10U7的3脚之间，电容10C14接在芯片10U1的6脚与芯片10U7的3脚之间；所述第二串口隔离卡电路的芯片2-10U6的2脚接所述嵌入式芯片1U1的37脚，芯片2-10U6的3脚接所述嵌入式芯片1U1的36脚，芯片2-10U5的3脚接7U1的2脚，芯片2-10U5的1脚接所述7U9的1脚；所述第三串口隔离卡电路的芯片3-10U6的2脚接所述嵌入式芯片1U1的70脚，芯片3-10U6的3脚接所述嵌入式芯片1U1的69脚，芯片3-10U5的3脚接所述7U1的4脚，芯片3-10U5的1脚接所述7U9的2脚；所述第四串口隔离卡电路的芯片4-10U6的2脚接所述嵌入式芯片1U1的112脚，芯片4-10U6的3脚接所述嵌入式芯片1U1的111脚，芯片4-10U5的3脚接所述7U1的6脚，芯片4-10U5的1脚接所述7U9的3脚；所述DIDO隔离卡电路包括DIDO隔离电路、DI隔离电路、DO隔离电路和DO驱动电路；所述DO驱动电路包括...
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