一种高电源抑制比的带隙基准源制造技术

本发明专利技术公开了一种高电源抑制比的带隙基准源，涉及集成电路领域。所述基准源包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。本发明专利技术技术方案的电路结构采用电流反馈控制模式，将带隙基准源的主体电路的内部电源与外部电源分开，并对主体电路的内部电源进行稳压与钳位，实现高电源抑制比的基准电压源输出。

【技术实现步骤摘要】
一种高电源抑制比的带隙基准源
本专利技术涉及集成电路领域，特别是涉及一种高电源抑制比的带隙基准源。
技术介绍
在模拟、数模混合、甚至纯数字电路中都需要高电源抑制比、低温度系数的高精度电压基准源。电压基准源的性能在一定程度上直接决定了电路性能的优劣。描述电压基准源稳定性的指标主要有：电源抑制比、温度系数和噪声特性等。随着大规模集成电路的迅速发展，带隙基准电压源由于其低温漂系数和稳定性而被广泛地应用在各种高精度的比较器、A/D和D/A转换器、动态随机存取存储器等模拟集成电路中。随着便携式电子设备的大规模应用和发展，芯片的低功耗成为了芯片设计的关键指标，芯片的工作电压也越来越低。考虑到噪声的影响，由于电源输入噪声是影响输出的重要噪声，为了避免噪声耦合到高速数字和模拟电路中，必须提出一种可以产生高的电源抑制比的基准源。
技术实现思路
本专利技术的主要目的在于提供一种高电源抑制比的带隙基准源，旨在输出稳定的、低电源电压、高电源抑制比的基准电压源。为实现上述目的，本专利技术提供一种高电源抑制比的带隙基准源，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。优选地，所述主体电路包括连接于所述启动电路的第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管连接有第一NMOS管，所述第一NMOS管连接有第一三极管；所述第二PMOS管连接有第二NMOS管，所述第二NMOS管通过第一电阻连接于第二三极管；所述第三PMOS管连接于相互并联的第二电阻和第三电阻，所述第二电阻还连接有第三三极管。优选地，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极相互连接，并连接于所述启动电路和所述稳压电路；所述第一PMOS管、所述第二PMOS管与所述第三PMOS管的栅极以及第二PMOS管的漏极相互连接，并连接于所述稳压电路；所述第一PMOS管的漏极连接于所述第一NMOS管的漏极和栅极、以及所述第二NMOS管的栅极；所述第一NMOS管的源极连接于第一三极管的发射极，所述第一三极管的集电极接地，所述第一三极管的基极与所述第二三极管的基极相互连接并接地；所述第二PMOS管的漏极还连接于所述第二NMOS管的漏极，所述第二NMOS管的源极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二三极管的发射极，所述第二三极管的集电极接地；所述第三PMOS管的漏极连接于所述第二电阻的一端和第三电阻的一端，所述第二电阻的另一端连接于所述第三三极管的发射极，所述第三电阻的另一端接地；所述第三三极管的基极和集电极接地。优选地，所述第三电阻为两个串联的子电阻组成，连接于所述第三PMOS管的漏极的子电阻还连接有所述主体电路的第一输出端，所述两个子电阻之间还连接有所述主体电阻的第二输出端。优选地，所述第三电阻为可变电阻，所述第三电阻的两个固定端分别连接于所述第三PMOS管的漏极和接地，且连接于所述第三PMOS管的漏极的固定端还连接有所述主体电路的第一输出端，所述第三电阻的可变端连接于所述主体电路的第二输出端。优选地，所述稳压电路包括第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管，第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，以及第一电容；所述第四PMOS管分别连接于所述启动电路、所述第五PMOS管、所述第七PMOS管和所述第五NMOS管；所述第五PMOS管分别连接于所述启动电路、所述第一PMOS管和所述第三NMOS管，所述第三NMOS管连接于所述第四NMOS管；所述第六PMOS管分别连接于外部电源和第六NMOS管；所述第七PMOS管分别连接于第六PMOS管、所述启动电路以及外部电源；所述第四NMOS管、所述第五NMOS管以及所述第六NMOS管接地；所述第一电容一端连接于所述启动电路，另一端接地。优选地，所述第四PMOS管的栅极分别连接于所述主体电路中所述第一PMOS管、第二PMOS管和第三PMOS管的栅极以及第二PMOS管的漏极；所述第四PMOS管的源极分别连接于所述第五的PMOS管源极、所述第七PMOS管的漏极、所述第一电容的一端、所述启动电路以及所述第一PMOS管、第二PMOS管、第三PMOS管的源极；所述第四PMOS管的漏极连接于所述第五NMOS管的漏极和栅极和所述第六NMOS管的栅极；所述第五NMOS管和所述第六NMOS管的源极接地；所述第五PMOS管的栅极连接于所述第一PMOS管的漏极和所述第一NMOS管的漏极和栅极；所述第五PMOS管的漏极连接于所述第三NMOS管的栅极和漏极；所述第三NMOS管的源极和所述第四NMOS管的漏极和栅极相连，所述第四NMOS管的源极接地；所述第六PMOS管的源极与所述第七PMOS管的源极相连并连接于所述外部电源；所述第六PMOS管和所述第七PMOS管的栅极相互连接并连接于所述第六PMOS管的漏极；所述第六PMOS管的漏极还分别连接于所述第六NMOS管的漏极和所述开关管。优选地，所述启动电路包括相互连接的第八PMOS管和第九PMOS管，以及连接于两者的第四电阻。优选地，所述第八PMOS管和所述第九PMOS管的源极相互连接并连接于外部电源；所述第八PMOS管和所述第九PMOS管的栅极相互连接，并同时连接于所述第八PMOS管的漏极、开关管以及第四电阻的一端，所述第四电阻的另一端接地；所述第九PMOS管的漏极连接于所述主体电路。优选地，所述开关管为PMOS管，其源极连接于外部电源，其栅极连接于所述稳压电路，其漏极连接于所述启动电路。本专利技术技术方案的电路结构采用电流反馈控制模式，将带隙基准源的主体电路的内部电源与外部电源分开，并对主体电路的内部电源进行稳压与钳位，实现高电源抑制比的基准电压源输出。附图说明图1为本专利技术高电源抑制比的带隙基准源的电路原理图。本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。下面结合附图对本专利技术进一步说明。如图1所述，本专利技术提供一种高电源抑制比的带隙基准源，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。当整个电路启动完成后，所述开关管P10将启动电路关断，使启动电路脱离主体电路，以将主体电路的内部电源和外部电源VDD分开，实现高电源抑制比的带隙基准电压源。优选地，所述主体电路包括连接于所述启动电路的第一PMOS管P1、第二PMOS管P2和第三PMOS管P3，所述第一PMOS管P1连接有第一NMOS管N1，所述第一NMOS管N1连接有第一三极管Q1；所述第二PMOS管P2连接有第二NMOS管N2，所述第二NMOS管N2通过第一电阻R1连接于第二三极管Q2；所述第三PMOS管P3连接于相互并联的第二电阻R2和第三电阻R3，所本文档来自技高网...

【技术保护点】
1.一种高电源抑制比的带隙基准源，其特征在于，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。

【技术特征摘要】
1.一种高电源抑制比的带隙基准源，其特征在于，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。2.根据权利要求1所述的高电源抑制比的带隙基准源，其特征在于，所述主体电路包括连接于所述启动电路的第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管连接有第一NMOS管，所述第一NMOS管连接有第一三极管；所述第二PMOS管连接有第二NMOS管，所述第二NMOS管通过第一电阻连接于第二三极管；所述第三PMOS管连接于相互并联的第二电阻和第三电阻，所述第二电阻还连接有第三三极管。3.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极相互连接，并连接于所述启动电路和所述稳压电路；所述第一PMOS管、所述第二PMOS管与所述第三PMOS管的栅极以及所述第二PMOS管的漏极相互连接，并连接于所述稳压电路；所述第一PMOS管的漏极连接于所述第一NMOS管的漏极和栅极、以及所述第二NMOS管的栅极；所述第一NMOS管的源极连接于第一三极管的发射极，所述第一三极管的集电极接地，所述第一三极管的基极与所述第二三极管的基极相互连接并接地；所述第二PMOS管的漏极还连接于所述第二NMOS管的漏极，所述第二NMOS管的源极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二三极管的发射极，所述第二三极管的集电极接地；所述第三PMOS管的漏极连接于所述第二电阻的一端和第三电阻的一端，所述第二电阻的另一端连接于所述第三三极管的发射极，所述第三电阻的另一端接地；所述第三三极管的基极和集电极接地。4.根据权利要求3所述的高电源抑制比的带隙基准源，其特征在于，所述第三电阻为两个串联的子电阻组成，连接于所述第三PMOS管的漏极的子电阻还连接有所述主体电路的第一输出端，所述两个子电阻之间还连接有所述主体电阻的第二输出端。5.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述第三电阻为可变电阻，所述第三电阻的两个固定端分别连接于所述第三PMOS管的漏极和接地，且连接于所述第三PMOS管的漏极的固定端还连接有所述主体电路的第一输出端，所述第三电阻的可变端连接于所述主体电路的第二输出端。6.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述稳压电路包括第四PMOS管、第五PMO...

【专利技术属性】
技术研发人员：黄存华，
申请(专利权)人：成都锐成芯微科技股份有限公司，
类型：发明
国别省市：四川,51