数模转换器(DAC)终端制造技术

本公开涉及数模转换器(DAC)终端。单个或多个并联阻抗网络可以耦合到DAC，以降低DAC的交流阻抗，提高DAC速度并减少DAC建立时间。并联阻抗网络可以在终端特定情况下耦合到一个或多个DAC终端，或耦合到DAC内的节点。在例子中，单端T型终端可与DAC端子并联耦合的单端终端阻抗路，用于降低DAC参考端子处的交流阻抗，提高速度并减少建立时间。在例子中，多个阻抗网络可用于H桥终端解决方案，这对于具有或处于高电压范围内的高分辨率DAC可能有用。

【技术实现步骤摘要】
数模转换器(DAC)终端要求优先权本申请要求于2017年5月4日提交的美国临时专利申请序列No.62/501,416的优先权，其全部内容通过引用并入本文。
本公开通常涉及数模转换器(DAC)的领域。更具体地，本公开涉及DAC终端电路。
技术介绍
数模转换器(DAC)在本领域中是众所周知的，并且用于将数字输入信号解码成相应的输出模拟信号。被配置为在电压模式下工作的DAC(其中产生对应于输入数字信号的输出模拟电压)典型地使其输出端由放大器(例如操作驱动放大器)缓冲。DAC的输出范围是DAC设计和实现的重要考虑因素。图1描述具有各种DAC范围修改解决方案的示例DAC电路。参照图1，示出了DAC电路100、102和104。DAC电路100包括DAC阻抗串110和缓冲放大器114。DAC阻抗串110可以是梯形DAC，诸如使用多个R/2R分压器链的R/2RDAC。在这方面，DAC电路100包括R/2R范围缩放。任选的增益电阻器112可以在DAC的输出处使用，以在放大器114之前进一步缩放DAC110的输出。DAC电路102包括DAC阻抗串(RDAC)118、缓冲放大器120和增益电阻器116。DAC阻抗串118可以是使用多个R/2R分压器链的R/2RDAC。增益电阻116可以等于电阻RDAC，并且可以与DAC阻抗串118串联耦合。就这一点而言，DAC电路102包括双串范围缩放，其中DAC输出范围可以在DAC阻抗串118内和/或使用增益电阻器116缩放。DAC电路104使用双串范围选择。更具体地，DAC阻抗串124串联耦合到第一增益电阻器122和第二增益电阻器126。第一增益电阻器122可以用于缩小DAC阻抗串124的输出范围，并且第二增益电阻器126可以用于升高DAC阻抗串124的输出范围。图1中所示的DAC电路端接选项具有由串联连接中的电阻器引起的某些缺点。更具体地，图1中所示的DAC电路可以用增加的输出阻抗来表征，这限制了DAC速度(例如稳定速度)并且增加了输出噪声和毛刺。
技术实现思路
本公开的实施方案可提供数模转换器(DAC)终端电路，例如并联阻抗网络。具有并联阻抗网络的DAC电路可包括一对用于施加不同电压电平的电压参考节点、以及设置在阻抗串中用于耦合在所述电压参考节点之间以产生多个电压信号的阻抗元件。DAC电路还可包括终端阻抗路径，其包括至少第一终端阻抗元件和第二终端阻抗元件。终端阻抗路径耦合在电压参考节点之间，并且至少第二终端阻抗元件和阻抗串分流耦合。DAC电路还可包括开关网络，被配置为接收数字信号，并且作为响应，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成提供所述数字信号的模拟表示的组合模拟电压DAC输出信号。在某些实施方案中，具有多个并联阻抗网络的DAC电路包括一对用于施加不同电压电平的电压参考节点、第一终端阻抗路径和第二终端阻抗路径。第一终端阻抗路径包括至少第一终端阻抗元件和第二终端阻抗元件，其中第一终端阻抗路径耦合在电压参考节点之间。第二终端阻抗路径包括至少第三终端阻抗元件和第四终端阻抗元件。第二终端阻抗路径耦合在电压参考节点之间，并且和第一终端阻抗路径分流。DAC电路还可包括第一多个阻抗元件，布置在阻抗串中用于耦合在第一终端阻抗路径和第二终端阻抗路径之间以产生多个电压信号。DAC电路还可包括开关网络，被配置为接收数字信号，并且作为响应，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成组合模拟电压DAC输出信号，DAC输出信号提供数字信号的模拟表示。在某些实施方案中，提供一种用于减小数模转换器(DAC)电路的交流(AC)阻抗的方法。该方法可包括配置阻抗串以经由终端阻抗路径的第一终端阻抗元件接收一对电压参考信号的第一电压参考信号，以减少阻抗串的第一AC终端阻抗。该方法还可包括经由所述开关电路配置阻抗串以接收所述一对电压参考信号的第二电压参考信号，同时与所述终端阻抗路径的第二终端阻抗元件分流耦合，以在分流AC操作模式期间减小所述阻抗串的第二AC终端阻抗。该方法还可包括响应于施加所述第一电压参考信号和所述第二电压参考信号来产生多个电压参考信号。该方法还可包括接收包括数字数据的数字信号。该方法还可包括响应于所述数字信号，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成提供所述数字信号的模拟表示的组合模拟电压DAC输出信号。在另一个示例中，可以提供至少一个计算机可读存储介质以包括当在嵌入式传感器系统的处理单元上执行时使处理单元执行本文描述的方法的一个或多个步骤的指令。处理单元可以与基于云或基于边缘的计算环境相关联。处理单元可以包括控制器、微控制器、微型或微型计算机、处理器、数字信号处理器(DSP)以及中央处理单元(CPU)。处理单元还可以经由分布式处理网络(例如云网络)而不是单个单元来实现。本概述旨在提供本专利申请的主题的概述。它并不打算提供对本专利技术的排他或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。附图说明图1说明了具有各种DAC范围修改解决方案的示例DAC电路。图2A描绘了依照示例性实施方案在参考端子之间具有单侧端接网络的DAC。图2B描绘了依照示例性实施方案具有使用在参考端子之间的电流源的单侧端接网络的DAC。图3描绘了根据示例实施例的使用参考终端之间的具有单个或多个分流节点的单侧终端网络的示例DAC。图4描绘了根据示例实施例的使用具有可变衰减的单侧终端网络的示例DAC。图5描绘了根据示例实施例的使用具有在DAC的两侧上的参考音符之间的单独的终端阻抗路径的双侧终端网络的示例DAC。图6描绘了根据示例实施例的使用具有可变衰减的双侧终端网络和网络之间的可选并行终端路径的示例DAC。图7描绘了依照示例性实施方案使用单侧终端阻抗网络在串联DC模式和分流AC模式之间切换的DAC电路的多模式操作。图8描述了依照示例性实施方案使用单侧终端阻抗网络和多分流节点在串联DC模式和分流AC模式之间切换的DAC电路的多模式操作。图9描绘了根据示例实施例的使用具有帧内DAC分流的单侧终端网络的示例DAC。图10描绘了依照示例性实施方案用于降低DAC电路的交流(AC)阻抗的示例性功能的流程图。在不一定按比例绘制的附图中，相似的数字可以在不同的视图中描述相似的组件。具有不同字母后缀的相似数字可以表示相似组件的不同实例。举例来说，附图通常以举例的方式而非限制性地说明本文件中所讨论的各种实施例。具体实施方式依赖建议的技术，一个或多个并联阻抗网络可以耦合到DAC以减少DAC的交流(AC)阻抗、提高DAC速度、减少DAC和系统建立时间，否则，可以修改DAC传输函数(例如，与代码相关的网络配置和校准能力相关联)。在终端特定情况下，一个或多个并联阻抗网络(或终端阻抗路径)可以耦合到一个或多个DAC终端。在例子中，并联阻抗网络中的一个或多个节点可以耦合到DAC模块内的节点。在例子中，单侧T终端可以与一个与DAC参考端并联的单端终端阻抗路径使用，用于降低DAC参考端子的AC阻抗，提高速度并减少建立时间。在例子中，多个阻抗网络可用于H桥终端解决方案，这对高电压范围的高分辨率DAC非常有用。一个或多个电阻器(或其他阻抗)可用于每个终端阻抗路径。在例子中，每个终端阻抗路径内的阻抗可以是可变的，以在本文档来自技高网...

【技术保护点】
1.一种具有并联阻抗网络的数模转换器(DAC)电路，所述DAC电路包括：一对用于施加不同电压电平的电压参考节点；设置在阻抗串中用于耦合在所述电压参考节点之间以产生多个电压信号的阻抗元件；包括至少第一终端阻抗元件和第二终端阻抗元件的终端阻抗路径，所述终端阻抗路径耦合在所述电压参考节点和至少第二终端阻抗元件之间，所述第二终端阻抗元件与所述阻抗串分流耦合；和开关网络，被配置为接收数字信号，并且作为响应，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成提供所述数字信号的模拟表示的组合模拟电压DAC输出信号。

【技术特征摘要】
2017.05.04 US 62/501,416;2018.04.06 US 15/947,2221.一种具有并联阻抗网络的数模转换器(DAC)电路，所述DAC电路包括：一对用于施加不同电压电平的电压参考节点；设置在阻抗串中用于耦合在所述电压参考节点之间以产生多个电压信号的阻抗元件；包括至少第一终端阻抗元件和第二终端阻抗元件的终端阻抗路径，所述终端阻抗路径耦合在所述电压参考节点和至少第二终端阻抗元件之间，所述第二终端阻抗元件与所述阻抗串分流耦合；和开关网络，被配置为接收数字信号，并且作为响应，选择性地耦合所述多个生成的电压信号中的一个或多个，以生成提供所述数字信号的模拟表示的组合模拟电压DAC输出信号。2.权利要求1所述的DAC电路，其中所述第一终端阻抗元件与所述电压参考节点和所述阻抗串中的一个串联耦合。3.权利要求1所述的DAC电路，其中所述终端阻抗路径还包括与所述阻抗串串联耦合并与所述第二终端阻抗元件分流的至少第三终端阻抗元件。4.权利要求1所述的DAC电路，还包括：包括耦合在所述电压参考节点之间的多个终端阻抗元件的第二终端阻抗路径，其中，所述终端阻抗路径的至少一部分经由所述阻抗串与第二终端阻抗路径的至少一部分分流。5.权利要求4所述的DAC电路，其中终端阻抗路径中的终端阻抗元件和第二终端阻抗路径被配置为DAC电路的调谐线性提供可变阻抗。6.权利要求1所述的DAC电路，其中所述电压电平由电压源供电。7.权利要求1所述的DAC电路，其中所述电压电平由耦合到所述终端阻抗路径的电流源产生。8.权利要求3所述的DAC电路，其中所述终端阻抗路径还包括第四终端阻抗元件，所述第四终端阻抗元件与所述第一和第二终端阻抗元件串联，并与所述阻抗串分流。9.权利要求8所述的DAC电路，其中所述第二终端阻抗元件和所述第三终端阻抗元件组合成与所述第四和第一终端阻抗元件串联耦合的第五终端阻抗元件。10.权利要求9所述的DAC电路，其中所述第一终端阻抗元件和所述第五终端阻抗元件中的一个或两个被配置为提供可变阻抗。11.权利要求10所述的DAC电路，其中所述第一终端阻抗元件、第二终端阻抗元件和第四终端阻抗元件中的一个内的节点与所述阻抗串内的节点分流耦合。12.具有多个并联阻抗网络的数模转换器(DAC)电路，所述DAC电路包括：一对用于施加不同电压电平的电压参考节点；包括至少第一终端阻抗元件和第二终端阻抗元件的第一终端阻抗路径，所述第一终端阻抗路径耦合在所...

【专利技术属性】
技术研发人员：刘银才，D·A·登普西，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛,BM