半导体器件及其制造方法技术

半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间的第二介电层、设置在堆叠结构的相对侧上的侧壁间隔件，该堆叠结构包括浮置栅极、第二介电层和控制栅极，以及分别设置在堆叠结构的侧上的擦除栅极和选择栅极。擦除栅极的上表面和与擦除栅极接触的侧壁间隔件的一个在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ1，其中，从擦除栅极的上表面测量，‑90°

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体集成电路，更具体地涉及包括非易失性存储器单元的半导体器件及其制造方法。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻和抑制光刻操作的数量的增加方面存在挑战。
技术实现思路
本专利技术的实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括至少第一多晶硅层和第二多晶硅层；在所述堆叠结构的相对侧上形成侧壁间隔件；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；去除所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极，其中，所述擦除栅极的上表面和与所述擦除栅极接触的所述侧壁间隔件的一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°<θ1<115°。本专利技术的实施例还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：堆叠栅极结构，包括浮置栅极和控制栅极；侧壁间隔件，设置在所述堆叠栅极结构的相对侧上；以及擦除栅极和选择栅极，分别设置在所述堆叠栅极结构的相对侧上；其中，所述擦除栅极与所述侧壁间隔件的一个接触，并且所述擦除栅极的上表面和所述侧壁间隔件的所述一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°<θ1<115°。本专利技术的实施例还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：堆叠栅极结构，包括浮置栅极和控制栅极；侧壁间隔件，设置在所述堆叠栅极结构的相对侧上；以及擦除栅极和选择栅极，分别设置在所述堆叠栅极结构的相对侧上，其中，所述擦除栅极的上表面与平行于衬底的表面的水平面在所述擦除栅极的上表面和所述侧壁间隔件的一个的接触点处形成角度θ，其中，从所述水平面测量，-15°<θ<10°。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图2示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图3示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图4示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图5示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图6示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图7示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图8示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图9A示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图9B至图9D示出了根据本专利技术的实施例的截面图。图10示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图11示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图12示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图13示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图14示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图15示出了根据本专利技术的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图16示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图17示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图18示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图19示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图20示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图21示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图22A和图22B示出了根据本专利技术的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同的比例任意地绘制。此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。在本实施例中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。NVM单元通常需要其中堆叠多个层(诸如多晶硅层)的堆叠结构。此外，实施诸如回蚀刻操作或化学机械抛光(CMP)操作的各个平坦化操作以形成NVM单元的所需的层或图案。图1至图15通常示出了根据本专利技术的一个实施例的用于制造包括非易失性存储器单元的半导体器件的顺序工艺的截面图。应该理解，可以在图1至图15所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。为了简单器起见，可以不示出一些元件。操作的顺序可以互换。如图1所示，在衬底上形成第一介电层20(用作NVM单元的隧道介电层)，并且在第一介电层20上方形成第一多晶硅层30(用作NVM单元的浮置栅极)。此外，在第一多晶硅层30上方依次形成第二介电层35、第二多晶硅层40(用作NVM单元的控制栅极)和掩模层(盖绝缘层)42。在一些实施例中，衬底10是例如具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，该衬底可以包括：其它元素半导体，诸如锗；化学物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、A本文档来自技高网...

【技术保护点】
1.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括至少第一多晶硅层和第二多晶硅层；在所述堆叠结构的相对侧上形成侧壁间隔件；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；去除所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极，其中，所述擦除栅极的上表面和与所述擦除栅极接触的所述侧壁间隔件的一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°

【技术特征摘要】
2017.04.27 US 15/498,7431.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括至少第一多晶硅层和第二多晶硅层；在所述堆叠结构的相对侧上形成侧壁间隔件；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；去除所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极，其中，所述擦除栅极的上表面和与所述擦除栅极接触的所述侧壁间隔件的一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°<θ1<115°。2.根据权利要求1所述的方法，其中，所述侧壁间隔件的所述一个相对于所述衬底的表面的法线朝向选择栅极侧倾斜。3.根据权利要求2所述的方法，其中，从所述法线测量，0°<θ2<10°。4.根据权利要求2所述的方法，其中，所述擦除栅极的上表面和平行于所述衬底的所述表面的水平面在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ3，其中，从所述水平面测量，-15°<θ3<10°。5.根据权利要求1所述的方法，其中，形成所述堆叠结构包括：在所述衬底上方形成第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第二介电膜，从而形成所述第二多晶硅层和第二介电层；以及在形成所述第...

【专利技术属性】
技术研发人员：杨世匡，施宏霖，邱捷飞，刘珀玮，黄文铎，许祐凌，才永轩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71