一种低压MOS辅助触发SCR的双向瞬态电压抑制器，属于集成电路的静电放电防护及抗浪涌领域。主要由P衬底、第一N阱、P阱、第二N阱、第一P+注入区、第一N+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第二N+注入区、第二P+注入区、第三P+注入区、第三N+注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层、第四N+注入区、第四P+注入区和金属线构成；一方面，器件通过利用开态NMOS和二极管形成正向辅助触发路径，降低触发电压，提高器件的电压箝制能力。另一方面，器件可在正、反向电学应力作用下，器件内部呈现相同的电学特性，具有双向静电放电防护或抗浪涌功能。
【技术实现步骤摘要】
一种低压MOS辅助触发SCR的双向瞬态电压抑制器
本专利技术属于集成电路的静电放电防护及抗浪涌领域，涉及一种静电放电防护或抗浪涌器件，具体涉及一种低压MOS辅助触发SCR结构的双向瞬态电压抑制器，可用于提高片上IC和电子产品的可靠性。
技术介绍
随着半导体制造工艺的快速发展与日益更新，集成电路(IC)制备工艺的特征尺寸日益缩小，芯片的集成度大幅度提高，栅氧耐压能力不断下降，IC及其相关电子产品的可靠性问题日益严峻。又由于日常生活中，发生静电放电(ESD)、瞬态电压或电流浪涌现象难以避免，ESD或瞬态浪涌对IC及其相关电子产品的功能及系统稳定性造成的威胁日益严重，ESD防护及抗浪涌研究已经引起了半导体及电子工程应用领域科研人员与工程师们的广泛关注。通常ESD或瞬态浪涌脉冲极易超出IC及相关电子产品的正常工作电压，且在微秒级的时间内产生正常值的两倍以上的瞬间过电应力，远超过IC或电子产品的承受能力，从而导致IC或电子产品失效。因此，采用IC的片上ESD防护及做好电子产品的防浪涌措施，在半导体及电子工程应用中尤为必要，可大幅提高电子系统的可靠性。研究与设计有效的ESD防护及抗浪涌的瞬态电压抑制器具有十分重要的科研经济价值。在ESD防护或抗浪涌研究及相关应用中，二极管因其具有寄生电容小，导通电阻低等特点，常被用于低压IC的ESD或浪涌防护。普通MOS管因具有与CMOS工艺的兼容性良好及制备简单等特征，在电子工程应用领域中应用广泛。然而，在ESD防护及抗浪涌过程中，单一二极管或MOS管的电学性能较差，尤其是ESD防护及抗浪涌的鲁棒性弱，即使只达到IEC-6100-4-2的2000VESD防护标准，也通常需要大幅增大二极管或MOS管的面积，单位面积器件的ESD、浪涌防护效能较差。由于可控硅(SCR)器件具有单位面积电流泄放效率高，鲁棒性较强等特点，近年来在ESD防护及抗浪涌应用中受到密切关注。然而，又因SCR器件存在高触发电压、低维持电压，产生的电压回滞幅度较大、容易产生闩锁效应等问题，在IC及电子产品的ESD防护及抗浪涌应用中受到大幅制约。本专利技术提出了一种低压MOS辅助触发SCR的双向瞬态电压抑制器，一方面器件通过利用开态NMOS和二极管形成正向辅助触发路径，当触发电流增大，P阱电阻上的压降达到0.7V时，SCR导通，泄放大电流。本专利技术器件可在降低器件的触发电压的同时，大幅增强器件的鲁棒性，且器件具有较强的电压钳制能力。另一方面，本专利技术器件可在正、反向电学应力作用下，器件内部呈现相同的电学特性，具有双向ESD防护或抗浪涌功能。与传统器件相比，本专利技术器件可大幅节省芯片面积，明显提高单位面积器件的ESD、浪涌防护效能。
技术实现思路
针对传统二极管、MOS管的ESD防护及抗浪涌鲁棒性弱及SCR的高触发，低维持电压易产生闩锁的问题，本专利技术提出了一种低压MOS辅助触发SCR的双向瞬态电压抑制器，通过在SCR结构中嵌入开态NMOS和二极管，形成开态NMOS与二极管串联辅助触发SCR的电流路径，以降低器件的触发电压，提高器件电过应力鲁棒性。并且，开态NMOS和二极管可有效钳制器件电压，避免器件产生闩锁，还能实现双向静电放电防护或抗浪涌作用。本专利技术通过以下技术方案实现：一种低压MOS辅助触发SCR的双向瞬态电压抑制器，其包括开态MOS、二极管、SCR结构和金属线，以降低器件的触发电压，提高器件的维持电压，增强器件过电应力鲁棒性和抗闩锁能力。其特征在于：主要由P衬底、第一N阱、P阱、第二N阱、第一P+注入区、第一N+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第二N+注入区、第二P+注入区、第三P+注入区、第三N+注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层、第四N+注入区、第四P+注入区和金属线构成；在P衬底的表面区域从左至右依次设有第一N阱、P阱和第二N阱，P衬底的左侧边缘与第一N阱的左侧边缘相连，第一N阱的右侧边缘与P阱的左侧边缘相连，P阱的右侧边缘与第二N阱的左侧边缘相连，第二N阱的右侧边缘与P衬底的右侧边缘相连；在第一N阱的表面区域设有第一P+注入区，第一N+注入区横跨在第一N阱和P阱的表面区域；在P阱的表面区域从左到右依次设有第一多晶硅栅及其覆盖的第一薄栅氧化层、第二N+注入区、第二P+注入区、第三P+注入区、第三N+注入区和第二多晶硅栅及其覆盖的第二薄栅氧化层，第一N+注入区的右侧边缘与第一多晶硅栅及其覆盖的第一薄栅氧化层的左侧边缘相连，第二N+注入区与第二P+注入区沿器件宽度方向对齐排列，且第二N+注入区和第二P+注入区的左侧边缘均与第一多晶硅栅及其覆盖的第一薄栅氧化层的右侧边缘相连，第三P+注入区与第三N+注入区沿器件宽度方向对齐排列，且第三P+注入区和第三N+注入区的右侧边缘均与第二多晶硅栅及其覆盖的第二薄栅氧化层的左侧边缘相连，第四N+注入区横跨在P阱和第二N阱的表面区域，且第四N+注入区的左侧边缘与第二多晶硅栅及其覆盖的第二薄栅氧化层的右侧边缘相连，在第二N阱的表面区域设有第四P+注入区；所述的金属线用于连接注入区或多晶硅栅，并从金属线中引出两个电极。所述金属线与注入区或多晶硅栅的连接方式为：第一P+注入区与第一金属相连，第一N+注入区与第二金属相连，第一多晶硅栅与第三金属相连，第二N+注入区与第四金属相连，第二P+注入区与第五金属相连，第四金属和第五金属均与第六金属相连；第三P+注入区与第七金属相连，第三N+注入区与第八金属相连，第七金属和第八金属均与第九金属相连；第二多晶硅栅与第十金属相连，第四N+注入区与第十一金属相连，第四P+注入区与第十二金属相连；第一金属、第二金属和第三金属均与第十三金属相连，从第十三金属引出第一电极；第十金属、第十一金属和第十二金属均与第十四金属相连，从第十四金属引出第二电极；本专利技术的有益技术效果为：1.本专利技术器件由第一N+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第二N+注入区构成的第一MOS管，由第三N+注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层、第四N+注入区构成的第二MOS管、当在器件的第一电极与第二电极之间施加正、反向电学应力时，在第一MOS管和第二MOS管中，必有一MOS管处于开态，可形成开态MOS和二极管的正向导通辅助触发通路，当器件的辅助触发电流较大时，SCR结构开启，泄放大ESD电流，可增强器件的ESD鲁棒性，提高器件的电压拑制能力。2.当在本专利技术器件的两个电极之间施加正、反向电学应力时，正向电学应力下的器件内部电学特性与反向电学应力下的器件内部电学特性完全相同，具有双向静电放电防护或抗浪涌功能。附图说明图1是本专利技术器件结构剖面示意图。图2是本专利技术器件的金属连接图。图3是本专利技术器件在ESD应力作用下MOS与二极管辅助触发路径的等效电路图。图4是本专利技术器件在ESD应力作用下SCR路径的等效电路图。图中：101P衬底；102第一N阱；103P阱；104第二N阱；105第一P+注入区；106第一N+注入区；107第一多晶硅栅；108第一薄栅氧化层；109第二N+注入区；110第二P+注入区；111第三P+注入区；112第三N+注入区；113第二多晶硅栅；114第二薄栅氧化层；115第四N+注入区；116第四P+注入区；201第一金属；202第二金属本文档来自技高网...
【技术保护点】
1.一种低压MOS辅助触发SCR的双向瞬态电压抑制器，其特征在于：该双向电压抑制器包括P衬底(101)、第一N阱(102)、P阱(103)、第二N阱(104)、第一P+注入区(105)、第一N+注入区(106)、第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)、第二N+注入区(109)、第二P+注入区(110)、第三P+注入区(111)、第三N+注入区(112)、第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)、第四N+注入区(115)、第四P+注入区(116)和金属线；在P衬底(101)的表面区域从左至右依次设有第一N阱(102)、P阱(103)和第二N阱(104)，P衬底(101)的左侧边缘与第一N阱(102)的左侧边缘相连，第一N阱(102)的右侧边缘与P阱(103)的左侧边缘相连，P阱(103)的右侧边缘与第二N阱(104)的左侧边缘相连，第二N阱(104)的右侧边缘与P衬底(101)的右侧边缘相连；在第一N阱(102)的表面区域设有第一P+注入区(105)，第一N+注入区(106)横跨在第一N阱(102)和P阱(103)的表面区域；在P阱(103)的表面区域从左到右依次设有第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)、第二N+注入区(109)、第二P+注入区(110)、第三P+注入区(111)、第三N+注入区(112)和第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)，第一N+注入区(106)的右侧边缘与第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)的左侧边缘相连，第二N+注入区(109)与第二P+注入区(110)沿器件宽度方向对齐排列，且第二N+注入区(109)和第二P+注入区(110)的左侧边缘均与第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)的右侧边缘相连，第三P+注入区(111)与第三N+注入区(112)沿器件宽度方向对齐排列，且第三P+注入区(111)和第三N+注入区(112)的右侧边缘均与第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)的左侧边缘相连，第四N+注入区(115)横跨在P阱(103)和第二N阱(104)的表面区域，且第四N+注入区(115)的左侧边缘与第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)的右侧边缘相连，在第二N阱(104)的表面区域设有第四P+注入区(116)；所述的金属线用于连接注入区或多晶硅栅，并从金属线中引出两个电极。...
【技术特征摘要】
1.一种低压MOS辅助触发SCR的双向瞬态电压抑制器，其特征在于：该双向电压抑制器包括P衬底(101)、第一N阱(102)、P阱(103)、第二N阱(104)、第一P+注入区(105)、第一N+注入区(106)、第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)、第二N+注入区(109)、第二P+注入区(110)、第三P+注入区(111)、第三N+注入区(112)、第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)、第四N+注入区(115)、第四P+注入区(116)和金属线；在P衬底(101)的表面区域从左至右依次设有第一N阱(102)、P阱(103)和第二N阱(104)，P衬底(101)的左侧边缘与第一N阱(102)的左侧边缘相连，第一N阱(102)的右侧边缘与P阱(103)的左侧边缘相连，P阱(103)的右侧边缘与第二N阱(104)的左侧边缘相连，第二N阱(104)的右侧边缘与P衬底(101)的右侧边缘相连；在第一N阱(102)的表面区域设有第一P+注入区(105)，第一N+注入区(106)横跨在第一N阱(102)和P阱(103)的表面区域；在P阱(103)的表面区域从左到右依次设有第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)、第二N+注入区(109)、第二P+注入区(110)、第三P+注入区(111)、第三N+注入区(112)和第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)，第一N+注入区(106)的右侧边缘与第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)的左侧边缘相连，第二N+注入区(109)与第二P+注入区(110)沿器件宽度方向对齐排列，且第二N+注入区(109)和第二P+注入区(110)的左侧边缘均与第一多晶硅栅(107)及其覆盖的第一薄栅氧化层(108)的右侧边缘相连，第三P+注入区(111)与第三N+注入区(112)沿器件宽度方向对齐排列，且第三P+注入区(111)和第三N+注入区(112)的右侧边缘均与第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)的左侧边缘相连，第四N+注入区(115)横跨在P阱(103)和第二N阱(104)的表面区域，且第四N+注入区(115)的左侧边缘与第二多晶硅栅(113)及其覆盖的第二薄栅氧化层(114)的右侧边缘相连，在第二N阱(104)的表面区域设有第四P+注入区(116)；所述的金属线用于连接注入区或多晶硅栅，并从金属线中引出两个电极。2.如权利要求1所述...
【专利技术属性】
技术研发人员：梁海莲，朱玲，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：江苏,32
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