半导体装置的制造方法制造方法及图纸

一种半导体装置的制造方法，包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上。第一接触衬垫是在电路区域内，且第二接触衬垫是在非电路区域内。第二接触衬垫的边缘是被暴露，而第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。

【技术实现步骤摘要】
半导体装置的制造方法
本揭露是关于一种半导体装置，特别是关于一种半导体结构、半导体装置的制造方法以及设计布局的方法。
技术介绍
在集成电路(IntegratedCircuit，IC)装置完成制程后，IC装置是被封装，以利用在例如印刷电路板(printedcircuitboard，PCB)上，做为大型电路的一部分。接触衬垫(也可当作连接衬垫)是形成在内连接结构上，且是暴露在半导体晶片的表面上。电性连接是透过接触衬垫形成，以连接半导体晶片至封装基材或其他晶片。在一些例示中，接触衬垫是用以引线接合(wirebonding)或覆晶接合(flip-chipbonding)。在晶圆级尺寸封装(waferlevelchipscalepackaging，WLCSP)中，利用后钝化内连接(postpassivationinterconnect，PPI)以连接接触衬垫及凸块底层金属(under-bumpmetallurgy，UBM)结构。
技术实现思路
本揭露的一态样是关于一种半导体装置的制造方法。方法包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，第二接触衬垫的边缘是被暴露，且第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。附图说明根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。图1是绘示根据一或多个实施例的半导体装置的剖面视图；图2是绘示根据一或多个实施例的半导体装置的制造方法的流程图；图3A至图3F是绘示根据一或多个实施例的半导体装置在各制程阶段的剖面视图；图4是绘示根据一些实施例的集成电路布局的设计方法的流程图；图5A是绘示根据一或多个实施例的半导体装置的剖面视图；图5B至图5E是绘示根据一或多个实施例的接触衬垫的上视图；图6是绘示根据一或多个实施例的集成电路设计系统的功能方块图；图7是绘示根据一些实施例的集成电路制造系统及集成电路制造流程的方块图。具体实施方式以下揭露提供许多不同实施例或例示，以实施专利技术的不同特征。以下叙述的成份、数值、操作、材料、排列方式或类似者的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制是被考虑的。其他成份、数值、操作、材料、排列方式或类似者。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。许多特征的尺寸可以不同比例绘示，以使其简化且清晰。除此之外，本揭露在各种例示中会重复元件符号及/或字母。此重复的目的是为了简化和明确，并不表示所讨论的各种实施例及/或配置之间有任何关系。再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。集成电路(IntegratedCircuit，IC)结构包含半导体晶片，半导体晶片是先彼此隔离，然后再透过内连接结构与彼此及/或其他IC结构电性耦合，以产生功能性电路，其中半导体晶片包含如晶体管及二极管的主动元件，以及如电容及电阻的被动元件。然后，一或多个钝化层是形成在内连接结构上，以保护IC结构免于被破坏。多个接触衬垫(在一些例示中亦可当作是结合衬垫)是形成在钝化层上，且是被二个应力缓冲层(stressbufferlayer)所覆盖。应力缓冲层是配置为减少封装制程中发生的应力失配(stressmismatch)。在晶圆级中完成完整组装制程的封装是称为晶圆级尺寸封装(waferlevelchipscalepackaging，WLCSP)。随着封装尺寸减少，由二个缓冲层之间的界面所造成的应力随之增加。在一些实施例中，内缓冲层的边缘是在接触衬垫的中心部分上。在一些实施例中，接触衬垫是在非电路区域，例如密封环区域、虚拟图案区域或组装隔离区域。相较于其他方法，施加在钝化层的应力是减少约40％至约60％，进而优化IC结构的可靠性及稳定性。举例而言，因为在钝化层上的抗拉应力(tensilestress)被吸收，且被接触衬垫所产生的抗压应力(compressivestress)所补偿，使得在钝化层内发生缺陷(例如：剥离及/或破裂)的风险减少。图1是绘示根据一或多个实施例的半导体装置100的剖面视图。半导体装置100包含电路区域110、组装隔离区域112、密封环区域114、虚拟图案区域116及切割道(scribeline)区域118。电路区域110包含各种电路装置，例如被动元件或主动元件。电路装置是形成在基材120内，且电路装置是通过内连线结构与彼此或其他电路电性连接，其中内连线结构是透过金属间介电质(inter-metaldielectric，IMD)层122堆叠及设置。在一些实施例中，内连线结构包含接触插塞124、导电线路126及/或介层窗插塞128。内连线结构包含铝、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物、上述的组合或其他合适材料的至少一者。在一些实施例中，内连线结构还包含设置在金属间介电层上的介层窗插塞130、以及接触衬垫150、接触衬垫154a、接触衬垫154b(合称为接触衬垫154)及接触衬垫156。接触衬垫150是在电路区域110内。接触衬垫154是在密封环区域114内。接触衬垫156是在虚拟图案区域116内。以俯视平面视图观之，组装隔离区域112是包围电路区域110，且组装隔离区域112是被密封环区域114所包围。在一些实施例中，组装隔离区域112是配置以提供电路区域110内的元件及密封环区域114内的元件之间的物理性及电性隔离。在至少一实施例中，组装隔离区域112的宽度范围为约3微米至约10微米。在一些例示中，若组装隔离区域112的宽度太大，则晶片的占用区域增加，导致产量较低。在一些例示中，若宽度太小，则提供给电路区域110的物理性及电性隔离不足。密封环区域114包含第一密封环结构125a及第二密封环结构125b，其是配置以保护电路区域110，以避免在晶圆切割及封装制程中的湿度降解、离子性污染及破坏。特别地，接触衬垫154a对应至第一密封环结构125a，且接触衬垫154b对应至第二密封环结构125b。在一些实施例中，第一密封环结构125a及第二密封环结构125b是与电路区域110内的内连线结构同时形成。在一些实施例中，电路区域110内的内连线结构及密封环区域114内的密封环结构是绕行或延伸至组装隔离区域112内，借以在组装隔离区域112内形成至少一电性元件。在一些实施例中，密封环区域114具有二个以上或仅一个密封环结构。当密封环区域114具有多个密封环结构，内密封环结构(例如：第一密封环结构125a)是配置为连接被动元件，以增加抗噪度及电路区域110内装置的本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法，其特征在于，该制造方法包含：形成一第一接触衬垫及一第二接触衬垫在一第一钝化层上，其中该第一接触衬垫是在一电路区域内，且该第二接触衬垫是在一非电路区域内；沉积一第一缓冲层在该第一接触衬垫及该第二接触衬垫上，其中该第二接触衬垫的一边缘是被暴露，且该第一接触衬垫的一周围及该第二接触衬垫的另一边缘是被该第一缓冲层覆盖；以及沉积一第二缓冲层在该第一缓冲层及该第二接触衬垫上。

【技术特征摘要】
2017.04.26 US 62/490,326;2017.07.06 US 15/642,8371.一种半导体装置的制造方法，其特征在于，该制造方法包含：形成一第一接触衬垫及一第二接触衬垫在一第一...

【专利技术属性】
技术研发人员：葛贝夫·辛格，李智铭，林其谚，郭文昌，刘洲宗，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71