半导体结构及其形成方法技术

技术编号:19431092 阅读:5 留言:0更新日期:2018-11-14 11:46
本发明专利技术提供一种半导体结构及其形成方法,所述形成方法包括:提供基底,所述基底上形成有栅极结构,所述栅极结构包括栅极以及位于栅极侧壁上的侧墙,所述栅极结构两侧的基底中形成有源漏掺杂区;在所述侧墙的侧壁上形成牺牲层;对所述源漏掺杂区进行预非晶化离子注入处理。本发明专利技术形成的半导体结构的电学性能得到提高。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
,特别涉及一种半导体结构及其形成方法。
技术介绍
随着半导体技术的飞速发展,半导体器件的特征尺寸不断缩小,使得集成电路的集成度越来越高,这对器件的性能也提出了更高的要求。目前,随着金属-氧化物半导体场效应晶体管(MOSFET)的尺寸不断变小。为了适应工艺节点的减小,只能不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度、增加MOSFET场效应管的开关速度等好处。然而,随着器件沟道长度的缩短,器件源极与漏极间的距离也随之缩短,这样一来栅极对沟道的控制能力变差,栅极电压夹断(pinchoff)沟道的难度也越来越大,使得亚阀值漏电现象,即短沟道效应(SCE:short-channeleffects)成为一个至关重要的技术问题。因此,为了更好的适应器件尺寸按比例缩小的要求,半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡,如鳍式场效应管(FinFET)。FinFET具有很好的沟道控制能力。现有技术形成的半导体结构的电学性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法,提高半导体结构的电学性能。为解决上述问题,本专利技术提供一种半导体结构的形成方法,包括:提供基底,所述基底上形成有栅极结构,所述栅极结构包括栅极以及位于栅极侧壁上的侧墙,所述栅极结构两侧的基底中形成有源漏掺杂区;在所述侧墙的侧壁上形成牺牲层;对所述源漏掺杂区进行预非晶化离子注入处理。可选的,所述牺牲层的材料为:SiO2、SiC或者SiON中的一种或者多种。可选的,所述牺牲层的厚度在30埃至150埃范围内。可选的,形成所述牺牲层的步骤包括:在所述基底以及栅极结构的侧壁和顶部上形成牺牲膜;在所述牺牲膜上形成硬掩膜;以所述硬掩膜为掩膜刻蚀所述牺牲膜,去除位于所述基底以及栅极结构顶部上的牺牲膜,形成所述牺牲层。可选的,形成所述牺牲膜的工艺为化学气相沉积工艺。可选的,去除位于所述基底以及栅极结构顶部上的牺牲膜的工艺为干法刻蚀工艺。可选的,对所述源漏掺杂区进行预非晶化离子注入处理的掺杂离子为:C、Ge或者Si中的一种或者多种。可选的,所述预非晶化离子注入处理的工艺参数包括:掺杂离子的注入能量为5kev至20kev,掺杂离子的注入剂量为4.0e13atom/cm2至2.3e15atom/cm2。可选的,所述栅极为金属栅极或者多晶硅栅极。可选的,形成所述源漏掺杂区之后,形成所述牺牲层之前,还包括:在所述基底以及栅极结构的侧壁和顶部上形成刻蚀停止层。可选的,所述刻蚀停止层的材料与所述牺牲层的材料不同。可选的,对所述源漏掺杂区进行预非晶化离子注入处理之后,还包括:在所述源漏掺杂区顶部上形成与所述源漏掺杂区电连接的导电插塞。可选的,所述基底包括:衬底以及位于衬底上的多个分立的鳍部;所述栅极横跨所述鳍部;所述源漏掺杂区位于所述栅极两侧的鳍部中。相应地,本专利技术还提供一种半导体结构,包括:基底,所述基底上具有栅极结构,所述栅极结构包括栅极以及位于栅极侧壁上的侧墙;牺牲层,位于所述侧墙的侧壁上;源漏掺杂区,位于所述栅极结构两侧的基底中。可选的,所述牺牲层的材料为:SiO2、SiC或者SiON中的一种或者多种。可选的,所述牺牲层的厚度在30埃至150埃范围内。与现有技术相比,本专利技术的技术方案具有以下优点:所述牺牲层由于位于所述侧墙的侧壁上,在进行预非晶化离子注入处理的过程中,能够使得所述离子注入处理的离子注入位置远离所述半导体结构的沟道区,从而使得进行预非晶化离子注入之后形成的非晶层也远离所述沟道区。所述非晶层位于远离所述沟道区的位置,有利于缓解非晶层重结晶时发生的应力释放问题。所述非晶层质量的提高使得在所述源漏掺杂区上形成的金属硅化物层质量也得到改善,从而有利于降低半导体结构的肖基特势垒,减小半导体结构的接触电阻,进而使得所述半导体结构的电学性能得到改善。可选方案中,所述牺牲层的厚度在30埃至150埃范围内。若所述牺牲层的厚度过大,则会导致所述预非晶化离子注入到所述源漏掺杂区的范围过小,从而不利于降低所述半导体结构的接触电阻;若所述牺牲层的厚度过小,则会造成预非晶化离子注入的位置靠近沟道区,从而使得所述非晶层重结晶时容易发生应力释放问题,进而使得所述半导体结构的电学性能差。附图说明图1至图12是本专利技术实施例半导体结构形成过程的结构示意图。具体实施方式根据
技术介绍
形成的半导体结构的电学性能有待提高。现结合半导体结构的形成过程对半导体结构电学性能有待提高的原因进行分析。所述形成方法包括:提供基底;在所述基底上形成栅极;在所述栅极的侧壁上形成侧墙;在所述栅极两侧的基底中形成源漏掺杂区;形成所述源漏掺杂区之后,对所述源漏掺杂区进行预非晶化离子注入处理。经分析发现,导致所述半导体结构电学性能有待提高的原因包括:形成所述源漏掺杂区的步骤之后,再对所述源漏掺杂区进行预非晶化离子注入处理,位于栅极侧壁上的侧墙用于定义所述源漏掺杂区的位置,同时也用于定义所述预非晶化离子注入的离子注入位置,使得所述离子注入位置容易距离半导体结构沟道区的位置近。在进行预非晶化离子注入之后,在所述源漏掺杂区中会形成非晶层,由于所述非晶层的位置距离所述沟道区近,所述非晶层重结晶时容易发生应力释放问题,降低了所述非晶层的质量,相应地也使得后续在所述源漏掺杂区上形成的金属硅化物层的质量下降,从而不利于降低所述半导体结构的肖基特势垒,无法减小所述半导体结构的接触电阻,进而导致所述半导体结构的电学性能下降。为了解决上述问题,本专利技术实施例中通过在所述侧墙的侧壁上形成牺牲层,所述牺牲层用于定义后续对所述源漏掺杂区进行预非晶化离子注入的位置,使得预非晶化离子注入位置远离所述半导体结构的沟道区,从而使得进行预非晶化离子注入之后形成的非晶层也远离所述沟道区。所述非晶层位于远离所述沟道区的位置,解决了所述非晶层重结晶时发生的应力释放问题,从而使得所述半导体结构的电学性能得到改善。为使本专利技术的上述目的、特征和优点能够更为明显易懂,下面结合附图对本专利技术的具体实施例做详细的说明。图1至图12是本专利技术实施例半导体结构形成过程的结构示意图。参考图1,提供基底,所述基底包括衬底200以及位于衬底200上的多个分立的鳍部210;在所述鳍部210露出的衬底200上还形成有隔离结构220,所述隔离结构220顶部低于所述鳍部210顶部。本实施例中,所述半导体结构为鳍式场效应管。在本专利技术其他实施例中,形成的半导体结构还可以为平面结构,相应的,所述基底为平面衬底。本实施例中,所述衬底200包括用于形成NMOS器件的第一区域I和用于形成PMOS器件的第二区域II。在本专利技术其他实施例中,所述衬底还可以仅包括第一区域或者第二区域中的一种,相应形成的半导体器件为NMOS器件或者PMOS器件。本实施例中,所述衬底200的材料为Si。在本专利技术其他实施例中,所述衬底的材料还可以为Ge、SiGe、SiC、GaAs或InGa。在其他实施例中,所述衬底还可以为绝缘体上的Si衬底或者绝缘体上的Ge衬底。本实施例中,所述鳍部210的材料为Si。在本专利技术其他实施例中,所述鳍部的材料还可以为Ge、SiGe、SiC、GaAs或InGa。本实施例中本文档来自技高网
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【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底上形成有栅极结构,所述栅极结构包括栅极以及位于栅极侧壁上的侧墙,所述栅极结构两侧的基底中形成有源漏掺杂区;在所述侧墙的侧壁上形成牺牲层;对所述源漏掺杂区进行预非晶化离子注入处理。

【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底上形成有栅极结构,所述栅极结构包括栅极以及位于栅极侧壁上的侧墙,所述栅极结构两侧的基底中形成有源漏掺杂区;在所述侧墙的侧壁上形成牺牲层;对所述源漏掺杂区进行预非晶化离子注入处理。2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述牺牲层的材料为:SiO2、SiC或者SiON中的一种或者多种。3.如权利要求2所述的半导体结构的形成方法,其特征在于,所述牺牲层的厚度在30埃至150埃范围内。4.如权利要求3所述的半导体结构的形成方法,其特征在于,形成所述牺牲层的步骤包括:在所述基底以及栅极结构的侧壁和顶部上形成牺牲膜;在所述牺牲膜上形成硬掩膜;以所述硬掩膜为掩膜刻蚀所述牺牲膜,去除位于所述基底以及栅极结构顶部上的牺牲膜,形成所述牺牲层。5.如权利要求4所述的半导体结构的形成方法,其特征在于,形成所述牺牲膜的工艺为化学气相沉积工艺。6.如权利要求4所述的半导体结构的形成方法,其特征在于,去除位于所述基底以及栅极结构顶部上的牺牲膜的工艺为干法刻蚀工艺。7.如权利要求1所述的半导体结构的形成方法,其特征在于,对所述源漏掺杂区进行预非晶化离子注入处理的掺杂离子为:C、Ge或者Si中的一种或者多种。8.如权利要求7所述的半导体结构的形成方法,其特征在于,所述预非晶化离子注入处理的工艺参数包括:掺杂离子的注入能量为5...

【专利技术属性】
技术研发人员:周飞
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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