说明了在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件及制造在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件的方法。例如，一种半导体结构包括布置在衬底上的第一半导体器件。第一半导体器件具有导电类型，并包括具有第一功函数的栅极电极。半导体结构还包括布置在衬底上的第二半导体器件。第二半导体器件具有所述导电类型，并包括具有不同的第二功函数的栅极电极。
【技术实现步骤摘要】
在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件本申请为分案申请，其原申请是2016年2月22日进入中国国家阶段、国际申请日为2013年9月27日的国际专利申请PCT/US2013/062308，该原申请的中国国家申请号是201380079015.5，专利技术名称为“在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件”。
本专利技术的实施例属于半导体器件和工艺领域，具体而言，属于在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件及在共同衬底上制造具有不同功函数的非平面I/O和逻辑半导体器件的方法。
技术介绍
过去几十年中，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。在集成电路器件的制造中，随着器件尺寸不断缩小，诸如鳍式场效应晶体管(fin-FET)的多栅晶体管已经变得更为普遍。在传统工艺中，通常在大块硅衬底或绝缘体上硅结构衬底上制造fin-FET。在一些实例中，由于其较低的成本和与现有高产量大块硅衬底基础结构的兼容性，大块硅衬底是优选的。但多栅晶体管的规模缩小并非没有后果。随着微电子电路的这些基本结构单元的尺寸减小，并且随着在给定区域中制造的基本结构单元的绝对数量增大，对用于制造这些结构单元的半导体工艺的约束变得令人难以应对。附图说明图1A示出了具有布置在共同衬底上的I/O晶体管和逻辑晶体管的半导体结构的非完整部分的横截面图。图1B示出了根据本专利技术实施例的具有布置在共同衬底上的I/O晶体管和逻辑晶体管的半导体结构的非完整部分的横截面图。图2A-2F示出了根据本专利技术实施例的在共同衬底上制造I/O晶体管和逻辑晶体管的方法中的多个操作的横截面图，其中：图2A示出了具有在逻辑晶体管的栅极电极区中、但不在I/O晶体管的栅极电极区中形成的硬掩模的不完整半导体结构；图2B示出了去除了功函数金属层在I/O晶体管的栅极电极区的部分的图2A的结构；图2C示出了具有形成于其上的第二功函数金属层和第二硬掩模层的图2B的结构；图2D示出了在凹陷第二硬掩模层后的图2C的结构；图2E示出了在去除第二功函数层的露出部分后的图2D的结构；及图2F示出了在去除硬掩模的剩余部分和第二硬掩模层后的图2E的结构。图3A示出了根据本专利技术实施例的非平面半导体器件的横截面图。图3B示出了根据本专利技术实施例的沿图3A的半导体器件的a-a’轴的平面图。图4示出了根据本专利技术一个实现方式的计算设备。具体实施方式说明了在共同衬底上具有不同功函数的非平面I/O和逻辑半导体器件及在共同衬底上制造具有不同功函数的非平面I/O和逻辑半导体器件的方法。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况，以便提供对本专利技术的实施例的透彻理解。对于本领域技术人员来说，显然，本专利技术的实施例的实践可以无需这些特定细节。在其他实例中，没有详细说明诸如集成电路设计布局的公知的特征，以免不必要地使得本专利技术的实施例模糊不清。而且，会理解，附图中所示的不同实施例是说明性表示，不一定按照比例绘制。本文所述的一个或多个实施例针对为在共同衬底上制造的半导体器件的不同间距制造多个功函数(WF)的方案。可以应用于制造金属氧化物半导体(MOS)与具有由在共同衬底上公用工艺方案制造的I/O晶体管(例如驱动晶体管)和逻辑晶体管(例如运算晶体管)的结构。在一个示例中，与相应的逻辑晶体管相比，制造I/O晶体管以具有较大栅极长度和不同功函数。为了提供背景，当前，在片上系统(SoC)集成电路中的不同器件的性能由不同间距、临界尺寸(CD)和注入调整控制。但相同导电类型(例如N型和P型)的所有器件具有相同的功函数(WF)。相反，本文所述的一个或多个实施例提供了为不同器件形成不同功函数图案的方案，实现了每一个器件类型的独立控制性能。具体而言，一个或多个实施例利用在具有不同CD的不同结构之间碳硬掩模(CHM)的蚀刻速率相关性(例如较宽CD具有比较窄CD更快的蚀刻速率)。因而，可以为不同器件(例如I/O相对于逻辑器件)形成不同功函数层(例如金属栅极层)图案。于是，一个或多个实施例提供了为具有不同功能，例如I/O器件与逻辑器件，的相似器件(例如N型器件)实现不同实际栅极功函数的机会。通过区分器件之间的功函数，在不使用任何额外掩模操作的情况下，可以将每一个器件的性能独立地作为目标。用于为具有不同功能的相似器件(例如N型器件)，例如I/O器件与逻辑器件，提供不同有效栅极功函数的以前方案包括使用衬底注入区别来控制不同器件的性能。示例性地，图1A示出了具有布置在共同衬底101A上并由层间电介质区103A分隔的I/O晶体管102A和逻辑晶体管104A的半导体结构100A的非完整部分的横截面图。参考图1A，I/O晶体管102A形成于第一鳍状物106A上，逻辑晶体管104A形成于第二鳍状物108A上。在所示的具体示例中，I/O晶体管102A具有三个相对较宽的栅极电极区110A、112A和114A(横截面图显示了在源/漏区之间得到的栅极长度111A)。下层鳍状物106A可以包括外延源/漏区116A，如所示的。同时，逻辑晶体管104A具有三个相对较窄的栅极电极区120A、122A和124A(横截面图显示了在源/漏区之间得到的栅极长度121A)。下层鳍状物108A还可以包括外延源/漏区126A，如所示的。再次参考图1A，在所示的处理点，执行了取代栅极工艺，其中，在栅极电极区110A、112A、114A、120A、122A和124A以功函数金属层118A取代虚拟栅极材料。但功函数金属层118A对于I/O晶体管102A和逻辑晶体管104A的栅极电极区是相同的。因此，为了区分I/O晶体管102A和逻辑晶体管104A的有效功函数，使用了诸如鳍状物掺杂区别的方案。会理解，随后可以执行额外的处理以完成图1A的器件，例如栅极填充、触点形成和后端工艺(BEOL)互连制造。与相关于图1A所述的布置相反，图1B示出了根据本专利技术实施例的具有布置在共同衬底101B上并由层间电介质区103B分隔的I/O晶体管102B和逻辑晶体管104B的半导体结构100B的非完整部分的横截面图。参考图1B，I/O晶体管102B形成于第一鳍状物106B上，逻辑晶体管104B形成于第二鳍状物108B上。在所示的具体示例中，I/O晶体管102B具有三个相对较宽的栅极电极区110B、112B和114B(横截面图显示了在源/漏区之间得到的栅极长度111B)。下层鳍状物106B可以包括外延源/漏区116B，如所示的。同时，逻辑晶体管104B具有三个相对较窄的栅极电极区120B、122B和124B(横截面图显示了在源/漏区之间得到的栅极长度121B)。下层鳍状物108B还可以包括外延源/漏区126B，如所示的。再次参考图1B，在所示的处理点，执行了取代栅极工艺，其中，在逻辑晶体管104B的栅极电极区120B、122B和124B以功函数金属层118B取代虚拟栅极材料。但在实施例中，I/O晶体管102B的栅极电本文档来自技高网...
【技术保护点】
1.一种集成电路结构，包括：具有第一鳍状物的第一N型fin‑FET器件，所述第一N型fin‑FET器件包括具有第一层的第一栅极电极，所述第一层具有成分，所述第一层具有第一厚度；以及具有第二鳍状物的第二N型fin‑FET器件，所述第二N型fin‑FET器件包括具有第二层的第二栅极电极，所述第二层具有所述成分，所述第二层具有大于所述第一厚度的第二厚度，其中，所述第二N型fin‑FET器件的所述第二栅极电极的栅极长度大于所述第一N型fin‑FET器件的所述第一栅极电极的栅极长度。
【技术特征摘要】
1.一种集成电路结构，包括：具有第一鳍状物的第一N型fin-FET器件，所述第一N型fin-FET器件包括具有第一层的第一栅极电极，所述第一层具有成分，所述第一层具有第一厚度；以及具有第二鳍状物的第二N型fin-FET器件，所述第二N型fin-FET器件包括具有第二层的第二栅极电极，所述第二层具有所述成分，所述第二层具有大于所述第一厚度的第二厚度，其中，所述第二N型fin-FET器件的所述第二栅极电极的栅极长度大于所述第一N型fin-FET器件的所述第一栅极电极的栅极长度。2.根据权利要求1所述的集成电路结构，其中，所述第一N型fin-FET器件...
【专利技术属性】
技术研发人员：R·W·奥拉沃，W·M·哈菲兹，CH·简，PC·刘，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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