半导体结构及其形成方法技术

技术编号:19431074 阅读:5 留言:0更新日期:2018-11-14 11:46
一种半导体结构及其形成方法,形成方法包括:提供衬底,包括相邻NMOS区域和PMOS区域;分别在NMOS区域和PMOS区域衬底上形成栅极结构;在栅极结构露出的衬底上形成多晶硅互连层;在PMOS区域栅极结构两侧衬底内形成P型源漏掺杂区;向PMOS区域多晶硅互连层内掺杂阻挡离子;向PMOS区域多晶硅互连层内掺杂阻挡离子后,在NMOS区域栅极结构两侧衬底内形成N型源漏掺杂区。本发明专利技术通过在PMOS区域多晶硅互连层内掺杂阻挡离子的方案,防止形成N型源漏掺杂区时N型离子通过所述多晶硅互连层扩散至PMOS区域内,从而提高所形成P型器件的器件速度。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域,尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体工艺技术的逐步发展,半导体器件的工艺尺寸也越来越小。相应的,对于MOS器件而言,栅极结构尺寸、有源区(ActiveArea,AA)尺寸以及接触孔插塞(Contact,CT)尺寸也相应减小。因此在半导体结构的制备工艺中,通常在形成源漏掺杂区和栅极结构之后,通过多晶硅互连层(poly-interconnect)来形成栅极结构之间、或者源漏掺杂区之间的局部互连(localinterconnect),从而可以减少接触孔插塞的数量,进而可以缩小半导体器件的工艺尺寸。但是,引入多晶硅互连层后,容易导致所形成半导体器件的电学性能下降。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法,提高所形成半导体器件的电学性能。为解决上述问题,本专利技术提供一种半导体结构的形成方法,包括:提供衬底,所述衬底包括相邻的NMOS区域和PMOS区域;分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构;在所述栅极结构露出的衬底上形成多晶硅互连层;在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后,在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。可选的,所述多晶硅互连层的厚度为至可选的,形成所述多晶硅互连层的步骤中,所述多晶硅互连层还位于所述栅极结构的侧壁上;形成所述多晶硅互连层的步骤包括:形成保形覆盖所述栅极结构和衬底的多晶硅膜;去除位于所述栅极结构顶部的所述多晶硅膜,保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。可选的,形成所述多晶硅互连层的步骤包括:形成保形覆盖所述栅极结构和衬底的多晶硅膜;去除位于所述栅极结构顶部的所述多晶硅膜,保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。可选的,在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区的步骤包括:采用第一注入工艺,向所述PMOS区域栅极结构两侧的衬底内注入P型离子。可选的,所述第一注入工艺的参数包括:注入离子为B离子,注入能量为15KeV至100KeV,注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。可选的,所述阻挡离子为C离子或Si离子。可选的,向所述PMOS区域的多晶硅互连层内掺杂阻挡离子的步骤包括:采用第二注入工艺,向所述PMOS区域的多晶硅互连层内注入阻挡离子。可选的,所述第二注入工艺的参数包括:注入离子为C离子,注入能量为3KeV至10KeV,注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。可选的,向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后,在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区之前,还包括:向所述NMOS区域的多晶硅互连层内掺杂N型离子;向所述NMOS区域的多晶硅互连层内掺杂N型离子后,对所述衬底进行退火处理;在所述退火处理后,所述N型离子向所述NMOS区域的衬底内扩散,形成所述N型源漏掺杂区。可选的,向所述NMOS区域的多晶硅互连层内掺杂N型离子的步骤包括:采用第三注入工艺,向所述NMOS区域的多晶硅互连层内注入N型离子。可选的,所述N型离子为P离子或As离子。可选的,所述退火处理的参数包括:退火温度为700℃至750℃,退火时间为5分钟至30分钟。相应的,本专利技术还提供一种半导体结构,包括:衬底,所述衬底包括相邻的NMOS区域和PMOS区域;栅极结构,分别位于所述NMOS区域和PMOS区域的衬底上;多晶硅互连层,位于所述栅极结构露出的衬底上,所述PMOS区域的多晶硅互连层内具有阻挡离子;P型源漏掺杂区,位于所述PMOS区域栅极结构两侧的衬底内;N型源漏掺杂区,位于所述NMOS区域栅极结构两侧的衬底内。可选的,所述多晶硅互连层的厚度为至可选的,所述多晶硅互连层还位于所述栅极结构的侧壁上。可选的,所述P型源漏掺杂区的掺杂离子为B离子。可选的,所述阻挡离子为C离子或Si离子。可选的,所述N型源漏掺杂区的掺杂离子为P离子或As离子。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术在形成N型源漏掺杂区之前向PMOS区域的多晶硅互连层内掺杂阻挡离子,所述阻挡离子能够填充所述多晶硅互连层中的多晶硅晶格,以抑制N型离子在所述多晶硅互连层中的横向扩散,从而在形成所述N型源漏掺杂区的过程中,能够防止N型离子通过所述多晶硅互连层横向扩散至PMOS区域内,从而可以避免对所形成P型器件的电学性能(例如:饱和电流)造成不良影响,使得所形成P型器件的器件速度得到提高,进而使得所形成半导体结构的电学性能得到提高。可选方案中,在所述栅极结构露出的衬底上形成多晶硅互连层后,向所述PMOS区域的多晶硅互连层内掺杂阻挡离子之前,在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区,从而防止所述阻挡离子对所述P型离子的扩散产生抑制作用,进而可以避免所述阻挡离子对所述P型源漏掺杂区的形成效果产生影响,有利于提高所形成P型器件的器件速度,使得所形成半导体结构的电学性能得到提高。可选方案中,所述阻挡离子为C离子或Si离子,所述阻挡离子不仅可以起到阻挡N型离子的作用,且由于C离子或Si离子为中性离子,因此还可以避免所述阻挡离子的引入对所形成P型器件的电学性能造成影响。本专利技术提供一种半导体结构,所述半导体结构包括位于栅极结构露出的衬底上的多晶硅互连层,PMOS区域的多晶硅互连层内具有阻挡离子;所述阻挡离子能够填充所述多晶硅互连层中的多晶硅晶格,以抑制N型离子在所述多晶硅互连层中的横向扩散,因此在所述N型源漏掺杂区的形成过程中,能够防止N型离子通过所述多晶硅互连层横向扩散至PMOS区域内,从而避免对所述P型器件的电学性能造成不良影响,使得所述P型器件的器件速度得到提高,进而使得半导体结构的电学性能得到提高。附图说明图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图;图3至图9是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图。具体实施方式由
技术介绍
可知,引入多晶硅互连层后,容易导致所形成半导体器件的电学性能下降。现结合一种专利技术半导体结构的形成方法分析其原因。结合参考图1和图2,示出了一种半导体结构的形成方法中各步骤对应的结构示意图。参考图1,提供衬底10,所述衬底10包括相邻的NMOS区域I和PMOS区域II;分别在所述NMOS区域I和PMOS区域II的衬底10上形成栅极结构20;在所述栅极结构20侧壁以及所述栅极结构20露出的衬底10上形成多晶硅互连层30;向所述NMOS区域I的多晶硅互连层30内掺杂N型离子41;向所述PMOS区域II的多晶硅互连层30内掺杂P型离子51。参考图2,对所述衬底10进行退火处理。通过所述退火处理,使所述N型离子41(如图1所示)向所述NMOS区域I的衬底10内扩散,在所述NMOS区域I栅极结构20两侧的衬底10内形成N型源漏掺杂区21,使所述P型离子51(如图1所示)向所述PMOS区域II的衬底10内扩散,在所述PMOS区域II栅极结构20两侧的衬底10内形成P型源漏掺杂区22。所述N型离子41(例如P离子)的扩散速度大于所述P型离子5本文档来自技高网
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【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:提供衬底,所述衬底包括相邻的NMOS区域和PMOS区域;分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构;在所述栅极结构露出的衬底上形成多晶硅互连层;在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后,在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。

【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:提供衬底,所述衬底包括相邻的NMOS区域和PMOS区域;分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构;在所述栅极结构露出的衬底上形成多晶硅互连层;在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子;向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后,在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述多晶硅互连层的厚度为至3.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述多晶硅互连层的步骤中,所述多晶硅互连层还位于所述栅极结构的侧壁上;形成所述多晶硅互连层的步骤包括:形成保形覆盖所述栅极结构和衬底的多晶硅膜;去除位于所述栅极结构顶部的所述多晶硅膜,保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。4.如权利要求1所述的半导体结构的形成方法,其特征在于,在所述栅极结构露出的衬底上形成多晶硅互连层后,向所述PMOS区域的多晶硅互连层内掺杂阻挡离子之前,在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区。5.如权利要求1所述的半导体结构的形成方法,其特征在于,在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区的步骤包括:采用第一注入工艺,向所述PMOS区域栅极结构两侧的衬底内注入P型离子。6.如权利要求5所述的半导体结构的形成方法,其特征在于,所述第一注入工艺的参数包括:注入离子为B离子,注入能量为15KeV至100KeV,注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。7.如权利要求1所述的半导体结构的形成方法,其特征在于,所述阻挡离子为C离子或Si离子。8.如权利要求1所述的半导体结构的形成方法,其特征在于,向所述PMOS区域的多晶硅互连层内掺杂阻挡离子的步骤包括:采用第二注入工艺,向所述PMOS区域的多晶硅互连层内注入阻挡离子。9.如权利要求8所述的半导体结构的形成方法,其特征在于...

【专利技术属性】
技术研发人员:包小燕董天化葛洪涛王奇峰
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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