半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，该半导体装置能够抑制晶体管的特性变化并能够急剧改变输出信号，而不增加晶体管的W/L。在被供应低电位的布线与输出端子之间设置并联连接的两个晶体管。在从输出端子输出低电位的情况下，先使两个晶体管都处于导通状态，然后使其中一个晶体管处于截止状态。由此，够抑制晶体管的特性变化，并能够急剧改变输出信号，而不增加晶体管的W/L。

【技术实现步骤摘要】
半导体装置本申请是分案申请，其母案申请号为201310401890.2，申请日是2013年9月6日。
本专利技术的一个方式涉及一种半导体装置及包含该半导体装置的显示装置。尤其涉及一种时序电路及包含该时序电路的移位寄存器等的半导体装置。
技术介绍
近年来，对由具有相同极性的晶体管构成的时序电路的开发得到积极地开展。专利文献1还公开了能够抑制晶体管的特性变化的时序电路。图17A示出现有的时序电路的结构。现有的时序电路包含晶体管T13、并联连接的晶体管T14及晶体管T15。在现有的时序电路中，当晶体管T13处于导通状态，且晶体管T14及晶体管T15处于截止状态时，第一时钟信号C1被输出。在第一时钟信号C1为高电平的情况下，第一扫描信号Vg1为高电平（参照图17B）。另外，在奇数帧中，晶体管T13处于截止状态，晶体管T14处于导通状态，且晶体管T15处于截止状态，于是第一供应电压VSS被输出（参照图17C）。另外，在偶数帧中，晶体管T13处于截止状态，晶体管T14处于截止状态，且晶体管T15处于导通状态，于是第一供应电压VSS被输出（参照图17D）。如此，通过使奇数帧中的晶体管T15处于截止状态，并使偶数帧中的晶体管T14处于截止状态，能够抑制晶体管T14及晶体管T15的特性变化。[专利文献1]日本专利申请公开2007-004167号公报。另一方面，在现有的时序电路中，使并联连接的两个晶体管中的一个处于截止状态，并仅驱动另一个晶体管，因此并联连接的两个晶体管都需要足够的驱动能力。因此，产生晶体管的W（沟道宽度）/L（沟道长度）增大的问题。此外，当晶体管的W/L不够大时，输出信号的改变变得缓慢，而导致输出信号产生延迟或失真的问题。
技术实现思路
鉴于上述问题，本专利技术的一个方式的目的之一是提供一种半导体装置，该半导体装置能够抑制晶体管的特性变化并能够急剧改变输出信号，而不增加晶体管的W/L。另外，本专利技术的一个方式的目的之一是提供一种包含新颖电路结构的半导体装置。注意，这些目的的记载不妨碍其他目的的存在。此外，本专利技术的一个方式并不需要实现所有上述目的。另外，从说明书、附图、权利要求书等的记载得知并可以抽出上述以外的目的。本专利技术的一个方式是一种半导体装置的驱动方法，该半导体装置包括：第一信号被输入到其源极和漏极中的一个的第一晶体管；第一电位被输入到其源极和漏极中的一个，且其源极和漏极中的另一个与第一晶体管的源极和漏极中的另一个电连接的第二晶体管；其源极和漏极中的一个与第二晶体管的源极和漏极中的一个电连接，且其源极和漏极中的另一个与第一晶体管的源极和漏极中的另一个电连接的第三晶体管；以及用来控制第一晶体管、第二晶体管以及第三晶体管的导通和截止的单元。另外，该半导体装置依次交替重复第一期间及第二期间，该第一期间包括：通过第一晶体管输出第一信号的第一步骤；通过第二晶体管及第三晶体管输出第一电位的第二步骤；以及通过第二晶体管输出第一电位的第三步骤，并且，该第二期间包括：通过第一晶体管输出第一信号的第四步骤；通过第二晶体管及第三晶体管输出第一电位的第五步骤；以及通过第三晶体管输出第一电位的第六步骤。在上述本专利技术的一个方式中，也可以在第一期间中分别进行第一步骤、第二步骤及第三步骤两次以上，在第二期间中分别进行第四步骤、第五步骤及第六步骤两次以上。另外，在上述本专利技术的一个方式中，第二晶体管的沟道宽度可以为第三晶体管的沟道宽度的90％以上且110％以下。另外，在上述本专利技术的一个方式中，第一晶体管的沟道宽度可以大于第二晶体管的沟道宽度及第三晶体管的沟道宽度。本专利技术的一个方式是一种半导体装置，该半导体装置包括：其源极和漏极中的一个与第一布线电连接，且其源极和漏极中的另一个与第二布线电连接的第一晶体管；其源极和漏极中的一个与第一布线电连接，且其源极和漏极中的另一个与第二布线电连接的第二晶体管；其第一端子与第一晶体管的栅极电连接的第一开关；其第一端子与第二晶体管的栅极电连接，且其第二端子与第一开关的第二端子电连接的第二开关；其第一端子与第三布线电连接，且其第二端子与第一晶体管的栅极电连接的第三开关；以及其第一端子与第三布线电连接，且其第二端子与第二晶体管的栅极电连接的第四开关。上述本专利技术的一个方式还可以包括：其源极和漏极中的一个与第四布线连接，其源极和漏极中的另一个与第一开关的第二端子连接，且其栅极与第四布线连接的第三晶体管；以及其源极和漏极中的一个与第二布线连接，且其源极和漏极中的另一个与第一开关的第二端子连接的第四晶体管。另外，上述本专利技术的一个方式还可以包括：第一期间及第二期间，在该第一期间中，第一开关及第四开关处于接通状态，且第二开关及第三开关处于关断状态，在该第二期间中，第一开关及第四开关处于关断状态，且第二开关及第三开关处于接通状态。本专利技术的一个方式能够提供一种半导体装置，该半导体装置能够抑制晶体管的特性变化并能够急剧改变输出信号，而不增加晶体管的W/L。另外，本专利技术的一个方式能够提供一种包含新颖电路结构的半导体装置。附图说明图1A和图1B是示出时序电路的结构的图；图2是时序电路的时序图；图3是时序电路的时序图；图4A和图4B是示出时序电路的工作的图；图5A和图5B是示出时序电路的工作的图；图6A和图6B是示出时序电路的工作的图；图7A和图7B是示出时序电路的工作的图；图8A和图8B是示出时序电路的结构的图；图9A和图9B是示出时序电路的结构的图；图10A至图10C是示出时序电路的结构的图；图11是示出移位寄存器的结构的图；图12A和图12B是示出面板的结构的图；图13A和图13B是示出晶体管的截面结构的图；图14A至图14C是液晶显示装置的俯视图及截面图；图15A至图15E是示出电子设备的图；图16A至图16C是示出时序电路的结构的图；图17A至图17D是示出现有的时序电路的结构及工作的图。具体实施方式下面，参照附图对本专利技术的实施方式进行详细说明。但是，本专利技术不局限于以下说明，而所属
的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本专利技术的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本专利技术不应该被解释为仅局限在以下所示的实施方式所记载的内容中。注意，在本专利技术的范畴内包括包含晶体管的所有半导体装置诸如集成电路、RF标签、显示装置等。此外，在集成电路的范畴内包括含有微处理器、图像处理电路、DSP（DigitalSignalProcessor：数字信号处理器）或微控制器等的LSI（LargeScaleIntegratedCircuit：大规模集成电路）以及可编程逻辑器件（PLD：ProgrammableLogicDevice）诸如FPGA（FieldProgrammableGateArray：现场可编程门阵列）和CPLD（ComplexPLD：复杂可编程逻辑器件）等。此外，在显示装置的范畴内包括液晶显示装置、在每个像素中具备以有机发光元件（OLED）为典型的发光元件的发光装置、电子纸、DMD：（DigitalMicromirrorDevice：数字微镜装置）、PDP（PlasmaDisplayPanel：等离子体显示面板）、FED（FieldEmissionDisplay：场致发射显示器）等。注本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管，所述第一晶体管到所述第十二晶体管均具有相同的极性；其中，所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的源极和漏极中的一个，所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶体管的源极和漏极中的一个，所述第四晶体管的源极和漏极中的一个电连接到所述第五晶体管的源极和漏极中的一个，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第六晶体管的源极和漏极中的一个，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第一晶体管的栅极，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第十二晶体管的栅极，所述第七晶体管的源极和漏极中的一个电连接到所述第八晶体管的源极和漏极中的一个，所述第七晶体管的所述源极和所述漏极中的所述一个电连接到所述第二晶体管的栅极，所述第七晶体管的所述源极和所述漏极中的所述一个电连接到所述第五晶体管的栅极，所述第九晶体管的源极和漏极中的一个电连接到所述第十晶体管的源极和漏极中的一个，所述第九晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶体管的栅极，所述第九晶体管的所述源极和所述漏极中的所述一个电连接到所述第六晶体管的栅极，所述第十一晶体管的源极和漏极中的一个电连接到所述第十二晶体管的源极和漏极中的一个，所述第十一晶体管的所述源极和所述漏极中的所述一个电连接到所述第七晶体管的所述源极和所述漏极中的另一个，所述第十一晶体管的所述源极和所述漏极中的所述一个电连接到所述第九晶体管的所述源极和所述漏极中的另一个，所述第十一晶体管的所述源极和所述漏极中的另一个电连接到所述第十一晶体管的栅极，所述第八晶体管的W（沟道宽度）/L（沟道长度）大于所述第七晶体管的W/L，并且，所述第十晶体管的W/L大于所述第九晶体管的W/L。...

【技术特征摘要】
2012.09.07 JP 2012-1972241.一种半导体装置，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管，所述第一晶体管到所述第十二晶体管均具有相同的极性；其中，所述第一晶体管的源极和漏极中的一个电连接到所述第二晶体管的源极和漏极中的一个，所述第一晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶体管的源极和漏极中的一个，所述第四晶体管的源极和漏极中的一个电连接到所述第五晶体管的源极和漏极中的一个，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第六晶体管的源极和漏极中的一个，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第一晶体管的栅极，所述第四晶体管的所述源极和所述漏极中的所述一个电连接到所述第十二晶体管的栅极，所述第七晶体管的源极和漏极中的一个电连接到所述第八晶体管的源极和漏极中的一个，所述第七晶体管的所述源极和所述漏极中的所述一个电连接到所述第二晶体管的栅极，所述第七晶体管的所述源极和所述漏极中的所述一个电连接到所述第五晶体管的栅极，所述第九晶体管的源极和漏极中的一个电连接到所述第十晶体管的源极和漏极中的一个，所述第九晶体管的所述源极和所述漏极中的所述一个电连接到所述第三晶...

【专利技术属性】
技术研发人员：梅崎敦司，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本,JP