用于将STT-MRAM存储器阵列集成到逻辑处理器中的方法以及所得结构技术

描述了用于将自旋扭矩转移磁性随机存取存储器（STT‑MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。在一示例中，逻辑处理器包括逻辑区，逻辑区包括部署在电介质层中的金属线/通路配对，电介质层部署在衬底上方。逻辑处理器还包括具有多个磁性隧道结（MTJ）的自旋扭矩转移磁阻随机存取存储器（STT‑MRAM）阵列。MTJ部署在电介质层中。

【技术实现步骤摘要】
【国外来华专利技术】用于将STT-MRAM存储器阵列集成到逻辑处理器中的方法以及所得结构
本专利技术的实施例属于集成电路制造领域，且具体来说，为用于将自旋扭矩转移磁性随机存取存储器（STT-MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。
技术介绍
在过去的几十年内，集成电路中的特征的缩放一直是日益增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面（realestate）上实现增大的功能单元密度。例如，缩小晶体管尺寸允许在芯片上并入增加数量的存储器装置，从而加快制造具有增加容量的产品。但是，一直增加的容量的驱动不是没有问题的。优化每个装置的性能的必要性变得日益显著。诸如具有非易失性的芯片上嵌入式存储器的非易失性嵌入式存储器能够实现能量和计算效率。但是，对于传统的自旋扭矩转移磁阻随机存取存储器（STT-MRAM）集成来适应大的写切换电流和选择晶体管要求可能存在密度限制。具体来说，由于要提供足够的自旋电流的驱动晶体管要求，传统的STT-MRAM具有单元尺寸限制。此外，此类存储器与常规的基于磁性隧道结（MTJ）的装置的大的写电流（>100μA）和电压（>0.7V）要求相关联。因此，在基于MTJ的非易失性存储器阵列领域中、且特别是在它们与逻辑处理器的集成中仍需要显著改进。附图说明图1示出根据本专利技术的实施例的、连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的剖视图。图2A-2P示出根据本专利技术的实施例的、表示在用于制造连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的方法中的各种加工操作的剖视图，其中：图2A示出制造连同STT-MRAM阵列一起的逻辑区的方法中的开始结构，它包括被形成在共同衬底上方的M2/V1金属化结构；图2B示出在形成蚀刻停止层之后的图2A的结构；图2C示出在形成光刻胶层并将其图案化之后的图2B的结构；图2D示出在用于将抗蚀剂图案转移到蚀刻停止层中的各向异性干式蚀刻工艺之后的图2C的结构；图2E示出在形成导电金属层之后的图2D的结构；图2F示出在进行平面化以便去除导电金属层的导电金属覆盖层之后的图2E的结构；图2G示出在形成基座金属层之后的图2F的结构；图2H示出在形成MTJ自由层膜、隧道壁垒材料、MTJ固定层膜和MTJ硬掩模金属化膜之后的图2G的结构；图2I示出在形成光刻胶层并将其图案化之后的图2H的结构；图2J示出在进行图案化以便形成MTJ叠堆之后的图2I的结构；图2K示出在形成光刻胶层并将其图案化之后的图2J的结构；图2L示出在用于将抗蚀剂图案转移到基座金属层中以便形成多个基座的各向异性干式蚀刻工艺之后的图2K的结构；图2M示出在形成层间电介质（ILD）层之后的图2L的结构；图2N示出在进行平面化之后的图2M的结构；图2O示出在图2N的结构的逻辑区域中制造M3/V2铜互连结构之后的图2N的结构；以及图2P示出在形成蚀刻停止层和层间电介质层之后的图2O的结构。图3示出根据本专利技术的实施例的电子系统的框图。图4示出根据本专利技术的一个实施例的计算装置。图5示出包括本专利技术的一个或多个实施例的插入器。具体实施方式描述用于将自旋扭矩转移磁性随机存取存储器（STT-MRAM）存储器阵列集成到逻辑处理器中的方法以及所得结构。在以下描述中，阐述了诸如特定磁性隧道结（MTJ）层体系的众多具体细节，以便提供对本专利技术的实施例的透彻理解。对于本领域技术人员将显而易见，没有这些具体细节也可实践本专利技术的实施例。在其它情况下，没有详细描述诸如与嵌入式存储器相关联的操作的公知特征，以免不必要地混淆本专利技术的实施例。此外，将了解，图中示出的各种实施例是说明性表示，且它们不一定按比例绘制。本专利技术的一个或实施例涉及利用MTJ-优先方法将STT-MRAM存储器阵列集成到逻辑处理器中的方法。实施例可关于磁性隧道结（MTJ）或自旋转移扭矩磁阻随机存取存储器（STT-MARM）中的一个或多个。为了提供上下文，将存储器直接集成到微处理器芯片上将是有利的，因为与具有物理上分离的逻辑和存储器芯片相比，它能够实现宽得多的总线和高得多的操作速度。不幸地，传统的基于电荷的存储器技术（诸如DRAM和NANDFlash）现在正面临与日益精确的电荷布置和感测要求有关的严重的可缩放性问题。因此，将基于电荷的存储器直接嵌入到高性能逻辑芯片上对于未来技术节点不是非常有吸引力。但是，与传统的基于电荷的存储器相比的确具有缩放到小得多的几何的潜力的存储器技术是自旋扭矩转移磁阻随机存取存储器（STT-MRAM），因为它依赖于电阻率而不是电荷作为信息载体。然而，为了开拓具有嵌入式STT-MRAM存储器的高性能逻辑芯片的潜在益处，需要合适的集成的逻辑加STT-MRAM结构以及制造方法。本专利技术的实施例包括此类结构和制造工艺。根据本文中描述的一个或多个实施例，公开一种结构，其中将包括众多磁性隧道结（MTJ）的自旋转移扭矩随机存取存储器（STT-MRAM）阵列嵌入在高性能逻辑芯片的后端互连层内。还公开用于制造该结构的工艺流程。根据本专利技术的特定实施例，公开位于MTJ下方的“薄通路”、位于MTJ下方的MRAM基座材料的存在和MTJ-优先型工艺流程（其中在相邻逻辑区域中的互连之前制造MTJ）的组合。STT-MRAM阵列可嵌入在逻辑芯片中。作为示例，图1示出根据本专利技术的实施例的连同STT-MRAM存储器阵列一起被集成在共同衬底上的逻辑区的剖视图。参考图1，结构100包括逻辑区102和STT-MRAM阵列区104。参考图1的STT-MRAM阵列区104，在第一层中，在衬底106上方形成金属2（M2）108和通路1（V1）110结构。M2108和V1110结构形成在部署在蚀刻停止层114上的层间电介质层112中。再次参考图1的STT-MRAM阵列区104，在第二层中，在部署在蚀刻停止层122上的层间电介质层120中形成多个导电基座116和对应的MTJ叠堆118。所述多个导电基座116可通过导电层124耦合到M2108结构中的对应M2108结构，如图1中所描绘。同样如图1中所描绘，可在MTJ叠堆118的侧壁上和所述多个导电基座116的上表面上形成电介质间隔层126。每个MTJ叠堆118可包括自由层MTJ膜128或多个自由层MTJ膜128、电介质或隧穿层130、固定层MTJ膜132或多个固定层MTJ膜132、以及顶电极134，如图1中所描绘。将明白，该叠堆可颠倒，其中层128可以是固定层，而层132可以是自由层。再次参考图1的STT-MRAM阵列区104，在第三层中，在层间电介质层120上部署蚀刻停止层136。在部署在蚀刻停止层136上的层间电介质层142中形成金属4（M4）138和通路到结（VTJ）140结构。将明白，可利用例如本领域中公知的标准双镶嵌（dualdamascene）工艺技术在图1的STT-MRAM阵列区104的M4/VTJ层的顶部上形成额外互连层。将明白，尽管MTJ实际上包括多层非常薄的金属膜，但是为简单起见，图1中将MTJ膜叠堆分成4个部分：底部MTJ膜，隧道壁垒材料，顶部MTJ膜，和MTJ顶电极。还将明白，尽管在图示中将MTJ示为嵌入到对应的逻辑金属3（M3）层中，但是它们可改为嵌入到一些本文档来自技高网...

【技术保护点】
1.一种逻辑处理器，包括：逻辑区，所述逻辑区包括部署在电介质层中的金属线/通路配对，所述电介质层部署在衬底上方；以及自旋扭矩转移磁阻随机存取存储器（STT‑MRAM）阵列，所述自旋扭矩转移磁阻随机存取存储器（STT‑MRAM）阵列包括多个磁性隧道结（MTJ），所述MTJ部署在所述电介质层中。

【技术特征摘要】
【国外来华专利技术】1.一种逻辑处理器，包括：逻辑区，所述逻辑区包括部署在电介质层中的金属线/通路配对，所述电介质层部署在衬底上方；以及自旋扭矩转移磁阻随机存取存储器（STT-MRAM）阵列，所述自旋扭矩转移磁阻随机存取存储器（STT-MRAM）阵列包括多个磁性隧道结（MTJ），所述MTJ部署在所述电介质层中。2.如权利要求1所述的逻辑处理器，其中所述多个MTJ中的每个MTJ部署在多个导电基座中的对应导电基座上，所述多个导电基座部署在所述电介质层中。3.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座部署在电耦合到所述STT-MRAM阵列的底层金属化层的多个薄通路中的对应薄通路上。4.如权利要求3所述的逻辑处理器，其中所述多个薄通路部署在蚀刻停止层中，所述蚀刻停止层部署在所述电介质层和所述底层金属化层的电介质层之间。5.如权利要求3所述的逻辑处理器，其中所述多个薄通路包括选自由钛、钽、氮化钛、氮化钽、钌、氮化钛锆和钴组成的群组的材料。6.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座包括选自由氮化钛、氮化钽、钽、钌和钴组成的群组的材料。7.如权利要求2所述的逻辑处理器，其中所述多个导电基座中的每个导电基座比部署在其上面的所述多个MTJ中的对应MTJ宽。8.如权利要求7所述的逻辑处理器，还包括：沿所述多个MTJ中的每个MTJ的侧壁部署的电介质间隔层。9.如权利要求8所述的逻辑处理器，其中所述电介质间隔层延伸到所述多个导电基座中的每个导电基座的暴露的顶表面上。10.如权利要求1所述的逻辑处理器，其中所述逻辑区包括部署在所述电介质层中的多个金属3线/通路2配对。11.一种半导体结构，包括：部署在第一电介质层中的多个金属2（M2）线/通路1（V1）配对，所述第一电介质层部署在衬底上方；部署在第二电介质层中的多个金属3（M3）线/通路2（V2）配对和多个磁性隧道结（MTJ），所述第二电介质层部署在所述第一电介质层上方，所述多个M3/V2配对耦合到所述多个M2/V1配对的第一部分，并且所述多个MTJ耦合到所述多个M2/V1配对的第二部分；以及部署在第三电介质层中的多个金属4（M4）线/通路3（V3）配对和多个金属4（M4）线/通路到结（VTJ）配对，所述第三电介质层部署在所述第二电介质层上方，所述多个M4/V3配对耦合到所述多个M3/V2配对，并且所述多个M4/VTJ配对耦合到所述多个MTJ。12.如权利要求11所述的半导体结构，其中所述多个MTJ中的每个MTJ部署在多个导电基座...

【专利技术属性】
技术研发人员：KJ李，O戈隆兹卡，T加尼，RA布赖因，王奕，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US