具有热性能提升的晶体管制造技术

公开了用于形成具有增强的热性能的技术。增强热性能可以源自于包括与晶体管相邻的热提升材料，其中，所述材料可以是基于正在形成的晶体管类型选择的。就PMOS器件而言，相邻热提升材料可以具有高正线性热膨胀系数(CTE)(在大约20℃高于5ppm/℃)，并且因而随着工作温度升高而膨胀，由此在相邻晶体管的沟道区上诱发压缩应变并增大载流子(例如，空穴)迁移率。就NMOS器件而言，相邻热提升材料可以具有负线性CTE(在大约20℃低于0ppm/℃)，并且因而随着工作温度升高而收缩，由此在相邻晶体管的沟道区上诱发拉伸应变并增大载流子(例如，电子)迁移率。

【技术实现步骤摘要】
【国外来华专利技术】具有热性能提升的晶体管
技术介绍
半导体器件是利用半导体材料的电子性质的电子部件，仅举几例，所述半导体材料例如硅(Si)、锗(Ge)和砷化镓(GaAs)。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用通过栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流至漏极。一些FET具有被称为主体或衬底的第四个端子，其可以用于对晶体管进行偏置。金属氧化物半导体FET(MOSFET)被配置有处于晶体管的栅极和主体之间的绝缘体，并且MOSFET通常用于放大或切换电子信号。在一些情况下，MOSFET包括处于栅极两侧上的侧壁或者所谓的栅极间隔体，例如，其能够有助于确定沟道长度并且有助于替换栅极工艺。互补MOS(CMOS)结构通常使用p型MOSFET(p-MOS)和n型MOSFET(n-MOS)的组合来实施逻辑门以及其它数字电路。finFET是围绕半导体材料的细条(一般称为鳍状物)构建的晶体管。晶体管包括标准FET节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于鳍状物的与栅极电介质相邻的外侧部分上。具体而言，电流沿鳍状物的两个侧壁/在所述两个侧壁内传输(垂直于衬底表面的侧)以及沿鳍状物的顶部传输(与衬底表面平行的侧)。由于这种配置的导电沟道实质上是沿鳍状物的三个不同的外侧平面区存在的，因而这种finFET设计有时被称为三栅极晶体管。三栅极晶体管是非平面晶体管配置的一个示例，并且其它类型的非平面配置也是可用的，例如所谓的双栅极晶体管配置，其中，导电沟道主要沿鳍状物的两个侧壁(但不沿鳍状物的顶部)存在。另一种非平面晶体管配置是栅极全包围配置，其被配置为与基于鳍状物的晶体管类似，只是替代其中栅极处于三个部分上(并且因而存在三个有效栅极)的鳍状物沟道区，使用一个或多个纳米线(或纳米带)并且栅极材料一般围绕每个纳米线。附图说明图1A-图1F示出了根据本公开的一些实施例的由被配置为形成包括增强的热性能的晶体管的方法所产生的示例性集成电路结构。图2A-图2F示出了根据本公开的一些实施例的对图1F的示例性集成电路结构的大致右半部分所做的很多结构变型。图3示出了根据一些实施例的被实施为具有使用文中公开的技术形成的集成电路结构或器件的计算系统。通过结合本文描述的附图阅读下述具体实施方式将更好地理解所介绍的实施例的这些和其它特征。在附图中，可以通过类似的附图标记表示各图中示出的每个等同或几乎等同的部件。为了清晰起见，可能并未在每幅图中标记每一个部件。此外，应当认识到，附图未必是按比例绘制的，或者附图并非意在使所描述的实施例局限于图示的具体配置。例如，尽管一些附图大体上指示了直线、直角和平滑表面，但是鉴于现实世界中制作工艺的限制，所公开的技术的实际实施方式可能得到不够理想的直线和直角，并且一些特征可能具有表面形貌，或者在其它情况下是非平滑的。简而言之，提供附图的目的仅仅在于示出示例性结构。具体实施方式公开了用于形成具有增强的热性能的晶体管的技术。增强的热性能可能源自于包括与晶体管相邻的热提升材料，其中，所述材料是基于所形成的晶体管类型而选择的。例如，热提升材料可以随着集成电路的工作温度升高而膨胀或收缩，由此可以取得其热增强性质。这种膨胀或收缩倾向于随着工作温度升高而引起附近晶体管的沟道区上的应变，从而在该沟道区中导致增大的载流子迁移率。在p型MOSFET(PMOS)器件的情况下，具有相对高的正线性热膨胀系数(CTE)(例如，在大约20℃上大于5ppm/℃)的热提升材料可以用于随着工作温度升高而诱发对相邻晶体管的沟道区的压缩应变。在n型MOSFET(NMOS)器件的情况下，具有负线性CTE(例如，在大约20℃上小于0ppm/℃)的热提升材料可以用于随着工作温度升高而诱发对相邻晶体管的沟道区的拉伸应变。因而，文中公开的技术可以用于在相对高的工作温度上，例如，在高于30℃或者高于40℃或者高于50℃(或者从更一般的含义上来讲高于25℃)的温度上改善晶体管和电路性能，并且可以至少部分地补偿温度诱发的迁移率下降。根据本公开，很多配置和变化将是显而易见的。概述在半导体晶体管制造中存在很多不可忽视的挑战，尤其是在行业试图跟上摩尔定律时。例如，晶体管沟道中的载流子(例如，电子或空穴)的迁移率随着由于晶格散射事件所引起的温度升高而下降。结果，在相对高的温度(例如，在一些情况下高于30℃，在其它一些情况下高于40℃乃至50℃，具体取决于诸如晶体管器件所消耗的功率以及晶体管器件的工作环境的温度等的因素)上工作的这种晶体管器件具有下降的性能。在一些应用(例如，石油钻塔或服务器中的监测装置)中，在高工作温度上具有高性能集成电路器件可能是很重要的。对于一些应用而言，例如，对于军事和空间探索应用而言，在宽范围的温度上保持高性能集成电路也可能是很重要的。因而，根据本公开的一个或多个实施例，提供了用于形成具有增强的热性能的晶体管的技术。在一些实施例中，增强的热性能源自于包括与晶体管相邻的热提升材料，所述热提升材料具有基于正在形成的晶体管类型而选择的热性质。例如，热提升材料可以随着集成电路的工作温度升高而膨胀或收缩，由此取得其热增强性质。随着工作温度升高，这种膨胀或收缩可以在附近的晶体管的沟道区上导致应变，从而引起该沟道区中的迁移率的增大。在一些实例中，热提升材料可以至少部分地补偿随着工作温度升高在晶体管沟道中引起的温度诱发的迁移率下降。注意，在一些实施例中，热提升材料和目标晶体管之间的相邻关系包括例如直接相邻，以使得热提升材料接触并且触及晶体管特征(例如，与源极材料和/或漏极材料直接接触)。在其它实施例中，相邻旨在包括位于热提升材料和最近的晶体管特征(例如，源极区或漏极区)之间的一些居间材料，从而通过居间材料将提升材料的热膨胀/收缩所诱发的应变传递至晶体管特征。居间材料可以包括例如衬底材料、鳍状物材料、间隔体材料、层间电介质(TLD)材料和/或因其转移应变的能力而特别选择的材料，这仅是一些示例。换言之，文中使用的相邻可以包括直接相邻并且直接物理接触，或者相邻可以包括借助于传递热诱发的应变的一个或多个居间层而间接物理接触。在一些实施例中，文中描述的热提升材料可以被选择为具有正线性热膨胀系数(CTE)，因而所述材料随着温度升高而膨胀。在一些这种实施例中，膨胀可以在附近的p型晶体管沟道中诱发压缩应变(例如，对于PMOS器件而言)，并由此增大载流子迁移率(例如，空穴迁移率)。在一些实施例中，正线性CTE可以包括高于4ppm/℃、5ppm/℃、6ppm/℃、7ppm/℃、8ppm/℃、9ppm/℃、10ppm/℃、15ppm/℃或20ppm/℃(例如，在大约20℃上，其中，大约20℃包括从20℃加减10℃，或者10℃-30℃)的线性CTE值、或者一些其它适当阈值CTE值，具体取决于最终用途或目标应用。例如，具有高正线性CTE的适当材料可以包括铝氧化物(或氧化铝)、氮化铝、多孔氧化物、蓝宝石和/或铍氧化物(氧化铍)，这仅是一些示例。在一些实施例中，高正线性CTE材料可以是在大约20℃具有高于5ppm/℃的线性CTE值的氧化物材料。注意，可以按照另一适当方式表达CTE的单位ppm/℃，例如，ppm/K、10本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：晶体管，其包括：沟道区；处于所述沟道区上方的栅极堆叠体；以及与所述沟道区相邻的源极和漏极(S/D)区；以及与所述S/D区中的一个相邻的第一材料，其中，与所述第一材料相邻的所述S/D区处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路，包括：晶体管，其包括：沟道区；处于所述沟道区上方的栅极堆叠体；以及与所述沟道区相邻的源极和漏极(S/D)区；以及与所述S/D区中的一个相邻的第一材料，其中，与所述第一材料相邻的所述S/D区处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。2.根据权利要求1所述的集成电路，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。3.根据权利要求2所述的集成电路，其中，所述第一材料包括铝氧化物、氮化铝、铍氧化物、多孔氧化物和蓝宝石之一。4.根据权利要求2所述的集成电路，其中，所述晶体管是p型金属氧化物半导体场效应晶体管。5.根据权利要求1所述的集成电路，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。6.根据权利要求5所述的集成电路，其中，所述第一材料包括钨酸铪、钼酸铪、钨酸锆、钼酸锆、以及钒酸锆之一。7.根据权利要求5所述的集成电路，其中，所述晶体管是n型金属氧化物半导体场效应晶体管。8.根据权利要求1所述的集成电路，其中，所述第一材料与所述S/D区中的所述一个直接相邻，以使所述第一材料与所述S/D区中的所述一个接触。9.根据权利要求1所述的集成电路，其中，另一材料处于所述第一材料和所述S/D区中的所述一个之间，所述另一材料不同于所述第一材料。10.根据权利要求1所述的集成电路，其中，所述第一材料与所述S/D区中的两者相邻，以使所述S/D区中的每者处于所述第一材料和所述沟道区之间。11.根据权利要求1所述的集成电路，进一步包括处于第一材料上的硬掩模材料。12.根据权利要求1所述的集成电路，其中，第二材料与所述S/D区中的另一个相邻，以使得所述S/D区中的所述另一个处于所述第二材料和所述沟道区之间，所述第二材料具有不同于所述第一材料的线性CTE值的线性CTE值。13.根据权利要求1所述的集成电路，进一步包括：另一晶体管，其包括：沟道区；处于所述沟道区上方的栅极堆叠体；以及与所述沟道区相邻的S/D区；以及与所述另一晶体管的所述S/D区中的一个相邻的第二材料，其中，与所述第二材料相邻的所述S/D区处于所述第二材料和所述另一晶体管的所述沟道区之间，并且其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。14.根据权利要求13所述的集成电路，其中，所述第二材料是氮化硅和碳化硅之一。15.根据权利要求13所述的集成电路，其中...

【专利技术属性】
技术研发人员：李呈光，W·M·哈菲兹，J·朴，CH·简，张旭佑，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US