不对称存储器管理制造技术

本文中描述的是不对称存储器管理的实施例以使得高带宽访问能实现。在实施例中，能够使用多于一个存储器源的带宽能力，合成高带宽高速缓存或高带宽区域。在一个实施例中，存储器管理电路包括与第一存储器和第二存储器耦合的输入/输出（I/O）电路。I/O电路要接收存储器访问请求。存储器管理电路包括逻辑以确定存储器访问请求是针对在系统存储器的第一区域中的数据还是在系统存储器的第二区域中的数据，并且响应于存储器访问请求之一是到第一区域和存储器访问请求的第二请求是到第二区域的确定，从第一存储器的高速缓存访问在第一区域中的数据和从第二存储器并发访问在第二区域中的数据。

【技术实现步骤摘要】
【国外来华专利技术】不对称存储器管理相关申请本申请在35U.S.C.365（c）下要求在2017年2月24日提交的申请号为15/442,470、标题为“ASYMMETRICALMEMORYMANAGEMENT”的美国申请的优先权，本申请还要求在2016年3月14日提交的序列号为62/308,210、标题为“ASYMMETRICALMEMORYMANAGEMENT”的美国临时申请的优先权的权益。
本专利技术的实施例一般涉及存储器装置，并且更具体地，涉及使得高带宽访问能实现的存储器的管理。版权通知/许可本专利文档的部分公开可能包含受版权保护的材料。版权所有者不反对任何人拓制如在专利和商标局专利文件或记录中出现的专利文档或专利公开，但在其它方面无论如何保留所有版权权利。版权通知适用于如下所述和其附图中的所有数据及下述任何软件：版权所有©2017，IntelCorporation，保留所有权利。
技术介绍
存储器装置是在计算装置中普遍存在的，以存储数据和代码以供处理器执行操作和达成计算装置的运转。甚至随着对计算装置的需求增加，存在向在更少功率上操作的更小计算装置发展的趋势，尤其是在移动装置中。随着移动计算装置已在计算性能方面增加，它们已包括越来越多的存储装置和存储器以满足在装置上执行的增加的处理和执行。另外，一些应用能够要求带有高带宽的存储器。附图说明下面的描述包括具有作为本专利技术的实施例的实现的示例给出的图示的图形的讨论。附图应作为示例而不作为限制理解。如在本文中使用的，对一个或多个“实施例”的引用要被理解为描述在本专利技术的至少一个实现中包括的特定特征、结构和/或特性。因此，本文中出现的诸如“在一个实施例中”或“在备选实施例中”的短语描述本专利技术的各种实施例和实现，并且不一定全部指相同的实施例。然而，它们也不一定相互排斥。图1是其中能够实现不对称存储器管理电路的系统的实施例的框图。图2是根据实施例的存储器子系统的框图。图3是根据实施例的不对称存储器管理电路的框图。图4A是图示了根据实施例，将高度使用的存储器的一部分动态缓存到封装内存储器的框图。图4B是图示了根据实施例，在封装内与封装外存储器之间静态分配的系统存储器的框图。图5A-5C图示了根据实施例，在其中存储器访问能够从两个存储器源同时访问数据的部分以实现更高带宽的不同实施例的表示。图6A和6B是根据实施例，管理多个存储器源以使得高带宽访问能实现的方法的流程图。图7是根据实施例，在其中能够实现不对称存储器管理电路的计算系统的框图。图8是其中能够实现不对称存储器管理的移动装置的实施例的框图。下面是某些细节和实现的描述，包括可描绘下面描述的一些或所有实施例的图形的描述以及讨论本文中所呈现专利技术性概念的其它潜在实施例或实现。具体实施方式如上所简要提及的，一些应用能够要求带有高带宽的存储器。例如，集成图形能够受益于具有比典型存储器更高带宽的存储器。添加更多存储器通道是提供更多带宽的一种方式。然而，母板上另外的存储器通道能够显著增大产品形状因子的大小。另外，添加存储器通道能够导致不合需要的封装解决方案（例如，通过增大存储器封装和容纳处理器的封装上引脚的数量）。增大存储器带宽的一个途径是使用封装内存储器（IPM），其也能够被称为封装上存储器。封装内存储器是与处理器或诸如专用集成电路（ASIC）或现场可编程门阵列（FPGA）的其它处理电路被定位或集成在相同封装或管芯中的存储器。下面的描述一般将封装内存储器称为与处理器被定位在相同封装中的存储器，然而，描述也适用于其中封装内存储器与ASIC、FPGA或访问存储器的其它处理电路被定位在相同封装中的实施例。通过将存储器集成在与处理器相同的封装中，封装内存储器和处理器能够比在传统系统中更靠近彼此定位，这使得降低在存储器与处理器之间信号线路的长度能实现。降低在存储器与处理器之间信号线路的长度能够使得增大的带宽（例如，由于更宽的数据总线和数据总线接口、更高操作频率或两者）能实现，以及使得更小的封装大小和降低的功率消耗能实现。封装内存储器的不同使用能够要求不同容量和带宽能力。找到提供用于要求高带宽的应用的足够带宽和足够但不过多的容量，同时也保持装置的成本低的解决方案能够是挑战。在一个实施例中，在SoC（片上系统）中的逻辑能够合成高带宽高速缓存、存储器的高带宽区域，或者通过跨封装内和封装外存储器两者访问数据而以其它方式使得高带宽存储器访问能实现。因此，实施例使得在是两个存储器的聚合带宽并且因此比封装内或封装外存储器单独的带宽大的带宽的存储器访问能实现。另外，在一个实施例中，在SoC中的逻辑能够分配封装内存储器的一些容量到系统存储器（与例如被排他地用作硬件高速缓存相反），这能够使得封装内存储器的过多容量贡献给系统存储器而不是利用不足。图1是根据实施例，其中能够实现不对称存储器管理的系统的框图。系统100包括在计算装置中的存储器子系统的元件。处理器110表示执行操作系统（OS）和应用的主机计算平台的处理单元，该平台能够被统称为用于存储器的“主机”。OS和应用执行导致存储器访问的操作。处理器110能够包含一个或多个单独的处理器。每个单独的处理器能够包括单核和/或多核处理单元。处理单元能够是诸如CPU（中央处理单元）的主要处理器和/或诸如GPU（图形处理单元）的外设处理器。系统100能够被实现为片上系统（SoC）101。一些组件可被实现为独立组件。存储器控制器120A和120B表示用于系统100的存储器控制器电路或装置。存储器控制器120A和120B表示响应于由处理器110执行操作而生成存储器访问命令的控制逻辑。如果某事（例如，“x”）“响应于”另一事件（例如，“y”）而发生，则x能够是直接或间接响应于y。例如，y的发生能够最终导致x的发生，但可以存在其它中间事件和/或条件。在其它情形中，y可不一定导致x的发生，并且即使y尚未发生，x也可发生。此外，“响应于”不排除存在另外和/或不同的原因事件的存在。因此，术语“响应于”能够也表示“至少部分响应于”。存储器控制器120A和120B访问一个或多个存储器装置。在图示的实施例中，存储器控制器120A与存储器111耦合并且访问该存储器，并且存储器控制器120B与存储器112耦合并且访问该存储器。在图示的实施例中，存储器111是封装内存储器（IPM），其也能够被称为封装上存储器。如上所提及的，封装内存储器是被定位或集成在与处理器相同的封装或管芯中的存储器。存储器112被图示为是封装外存储器。封装外存储器被定位在与处理器分开的封装。在一个实施例中，封装外存储器112被直接部署在计算装置的母板或主机系统平台（例如，处理器110被部署在其上的印刷电路板（PCB））上。因此，在图示的示例中，封装内存储器111是在与处理器110相同的封装中，并且封装外存储器112被定位在与处理器110分开的封装中。如上所述，存储器111和112能够包括不同存储器类型。存储器装置一般指易失性存储器技术。易失性存储器是如果装置的功率中断，其状态（及因此在其上存储的数据）不确定的存储器。非易失性存储器指即使装置的功率中断其状态也是确定的存储器。动态易失性存储器要求刷新在装置中存储的数据以保持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取本文档来自技高网...

【技术保护点】
1. 一种存储器管理电路，所述存储器管理电路包括：与第一存储器和第二存储器耦合的输入/输出（I/O）电路，所述I/O电路要接收存储器访问请求；以及逻辑，所述逻辑要：确定所述存储器访问请求是到系统存储器的第一区域还是系统存储器的第二区域，其中所述第一区域中的数据在所述第一存储器的高速缓存中是可缓存的；以及响应于所述存储器访问请求之一是到所述第一区域和所述存储器访问请求的第二请求是到所述第二区域的确定，从所述第一存储器的所述高速缓存访问在所述第一区域中的所述数据和从所述第二存储器并发访问在所述第二区域中的第二数据。

【技术特征摘要】
【国外来华专利技术】2016.03.14 US 62/308210;2017.02.24 US 15/4424701.一种存储器管理电路，所述存储器管理电路包括：与第一存储器和第二存储器耦合的输入/输出（I/O）电路，所述I/O电路要接收存储器访问请求；以及逻辑，所述逻辑要：确定所述存储器访问请求是到系统存储器的第一区域还是系统存储器的第二区域，其中所述第一区域中的数据在所述第一存储器的高速缓存中是可缓存的；以及响应于所述存储器访问请求之一是到所述第一区域和所述存储器访问请求的第二请求是到所述第二区域的确定，从所述第一存储器的所述高速缓存访问在所述第一区域中的所述数据和从所述第二存储器并发访问在所述第二区域中的第二数据。2.根据权利要求1所述的存储器管理电路，其中：所述第一区域包括在所述系统存储器中的页的可缓存部分，并且所述第二区域包括在所述系统存储器中的所述页的非可缓存部分；以及其中所述逻辑要仅缓存位于在所述系统存储器中的页的可缓存部分中的数据。3.根据权利要求1所述的存储器管理电路，其中：所述第一存储器具有第一带宽，并且所述第二存储器具有第二带宽，以及其中所述第一区域的大小对所述第二区域的大小的比率与所述第一带宽对所述第二带宽的比率是成比例的。4.根据权利要求1所述的存储器管理电路，其中：所述第一存储器和所述第二存储器各自具有用来传送和接收数据的单独接口；以及其中，所述逻辑要经由所述第一存储器的所述接口对在所述第一区域中的所述数据和经由所述第二存储器的所述接口对在所述第二区域中的所述第二数据进行并发访问。5.根据权利要求1所述的存储器管理电路，其中所述逻辑要：在比所述第一存储器和所述第二存储器单独的带宽大的带宽并发访问所述第一和第二数据。6.根据权利要求1所述的存储器管理电路，其中：所述逻辑要：将所述第一存储器的一部分分配到所述高速缓存并且将所述第一存储器的剩余部分分配到所述系统存储器。7.根据权利要求6所述的存储器管理电路，其中：所述系统存储器包括来自所述第一存储器和所述第二存储器两者的容量；以及其中所述逻辑要访问在映射到所述第一存储器的所述系统存储器的区域中的数据和并发访问在映射到所述第二存储器的所述系统存储器的区域中的数据。8.根据权利要求1所述的存储器管理电路，其中：所述第一存储器包括在与处理器相同的封装中的封装内存储器，并且所述第二存储器包括在与所述处理器分开的封装中的封装外存储器。9.一种系统，所述系统包括：与第一存储器和第二存储器通信耦合的处理器；以及与所述处理器和与所述第一存储器和所述第二存储器通信耦合的逻辑，其中所述逻辑要：确定所述存储器访问请求是到系统存储器的第一区域还是系统存储器的第二区域，其中所述第一区域中的数据在所述第一存储器的高速缓存中是可缓存的；以及响应于所述存储器访问请求之一是到所述第一区域和所述存储器访问请求的第二请求是到所述第二区域的确定，从所述第一存储器的所述高速缓存访问在所述第一区域中的所述数据和从所述第二存储器并发访问在所述第二区域中的第二数据。10.根据权利要求9所述的系统，其中：所述第一区域包括在所述系统存储器中的页的可缓存部分，并且所述第二区域包括在所述系统存储器中的所述页的非可缓存部分；以及其中所述逻辑要仅缓存位于在系统存储器中的页的可缓存部分中的数据。11.根据权利要求9所述的系统，其中：所述第一存储器具有第一带宽，并且所述第二存储器具有第二带宽，以及其中所述第一区域的大小对所述第二区域的大小的比率与所述第一带宽对所述第二带宽的比率是成比例的。12.根据权利要求9所述的系统，其中：所述第一存储器和所述第二存储...

【专利技术属性】
技术研发人员：N博嫩，Z格林菲尔德，R奥斯博内，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US