用于促使内容模式被存储到存储器装置的存储器单元的技术制造方法及图纸

示例包括用于促使内容模式被存储到存储器装置的存储器单元的技术。示例技术包括将内容模式转发到存储器装置以用于存储到在存储器装置被维护的寄存器。响应于对具有匹配的内容模式的存储器装置的写请求而生成命令并将其转发到存储器装置以促使内容模式被存储到存储器装置的存储器单元的至少一部分。

【技术实现步骤摘要】
【国外来华专利技术】用于促使内容模式被存储到存储器装置的存储器单元的技术相关案例本申请在35U.S.C365（c）之下要求在2016年9月27日提交的、编号15/277,159的名为“THCHNIQUESTOCAUSEACONTENTPATTERNTOBESTOREDTOMEMORYCELLSOFAMEMORYDEVICE”的美国申请的优先权，这进而要求在2016年3月4日提交的、序列号62/303,688的名为“THCHNIQUESTOCAUSEAPATTERNTOBESTOREDTOMEMORYCELLSOFAMEMORYDEVICE”的美国临时申请的优先权的益处。为了所有目的，这些文件的整个公开通过引用结合在本文中。
本文描述的示例一般涉及用于对存储器装置的写操作的技术。
技术介绍
在一些存储器系统中，对于要被存储到存储器装置的存储器单元的数据内容可以识别“杀手模式”。这些杀手模式可能导致在数据总线上传送的模式由于功率递送或存储器信道特性而生成最坏情况边缘的状况。这些杀手模式可以起源于以重复序列的模式将数据存储到存储器装置的各种应用，所述重复序列的模式可以包括通过数据总线被存储到存储器装置的大量连续重复值“1”或“0”。可能导致包共振(packageresonance)，并且这种包共振可能潜在地引起最坏情况边缘。附图说明图1示出了示例第一存储器装置。图2示出了示例第二存储器装置。图3示出了示例定时图。图4示出了示例存储器管芯图像。图5示出了示例模式表。图6示出了对于设备的示例框图。图7示出了逻辑流的示例。图8示出了存储介质的示例。图9示出了示例计算平台。具体实施方式如在本公开中所预期的，杀手模式可能起源于以重复序列的模式将数据存储到存储器装置的各种应用，所述重复序列的模式可以包括通过数据总线被存储到存储器装置的大量连续重复值“1”或“0”。一些现有解决方案利用加扰技术，其倾向于减少可能发生诸如包共振的负面影响的可能性。然而，常见模式对于可能具有固有的空闲到活动的情形的存储器接口可能仍然是有问题的。例如，即使系统可能处于空闲或低功率状态，但应用可以发送包括具有大量连续重复值“1”或“0”的常见模式的周期性状态更新或探听。在这些固有的空闲到活动的情形中，加扰技术对于连续重复值“1”或“0”可能不是有效的。本文描述的示例正是关于上面提到和其它挑战是被需要。图1示出了示例存储器装置100。在一些示例中，存储器装置100可以被看作对于存储器装置以二维方式组织的存储器位单元的阵列。为了访问信息，可以将地址向量给予存储器装置，并且可以检索信息块。存储器位单元的阵列可以被划分成某种程度（somewhat）独立的存储体（其在图1中被示出为存储体120、130、140或150）。可以使用地址向量中的存储体地址位来从存储体120、130、140或150之中选择存储体。给定存储体可以进一步被划分成许多区（section）。可以通过逻辑、特征和/或电路（其可以包括图1中所示的控制逻辑110和各种其它逻辑、特征和/或电路，诸如输入/输出（I/O）逻辑115、列（col.）解码器122、132、142和152或行解码器124、134、144和154）来促进对存储体及其相应区的访问。在一些示例中，相同存储体的区可以共享外设逻辑、特征和/或电路。例如，存储体120的区0和区1可以共享I/O逻辑115、列解码器122、行解码器124和逻辑115。根据一些示例，在给定时间，仅一个区可以被允许是活动的。区可以进一步划分为许多片（tile）（未示出），有时称为子阵列。除地址向量中的存储体地址位之外的地址位可以是行地址位和列地址位。行地址位可用于选择区和所选区内的行。区中的行可以在行中具有16K到64K位（或2K到8K字节）的等效物。在一些示例中，行也可以被称为页或存储器页。行中的每个位可以具有对应的感测放大器（amp），其可以用于访问在位单元中维护的内容。根据一些示例，存储器装置100可包括一类型的易失性存储器，诸如但不限于动态随机存取存储器（DRAM）。对于这些示例，DRAM位单元可以将信息或内容存储在电容器中。可以通过相位来感测每个位单元的感测放大器。首先，需要将位线（及其互补）预充电到某个电压。然后可以在已解码行地址之后启用行。然后可以与位线共享位单元中的电荷（或电荷不足），导致位线与其互补之间的电压中的小差异。在此时，可以启用感测放大器来放大电压差异以确定位单元中的内容。然后可以使用从列地址位解码的列地址进一步选择存储在感测放大器中的数据，以通过I/O引脚（未示出）从存储器装置100离开。通常，DRAM装置可以具有4到32个引脚用于数据I/O。上面动作可以由命令发起，并由上面对存储器装置100提到的逻辑、特征和/或电路来执行。在一些示例中，包括DRAM存储器的存储器装置100可以被布置成根据各种开发的存储器技术来操作，所述存储器技术可以包括但不限于DDR4（双倍数据速率（DDR）版本4，由JEDEC在2012年9月发布的初始规范）、LPDDR4（低功率双倍数据速率（LPDDR）版本4，JESD209-4，由JEDEC在2014年8月最初发布）、WIO2（宽I/O2（WideIO2），JESD229-2，由JEDEC在2014年8月最初发布）、HBM（高带宽存储器DRAM，JESD235，由JEDEC在2013年10月最初发布）、和/或基于此类规范的衍生物或扩展的其它技术。包括DRAM存储器的存储器装置100还可以布置成根据当前在开发中的各种存储器技术来操作，所述存储器技术可以包括但不限于DDR5（DDR版本5，当前在由JEDEC讨论中）、LPDDR5（LPDDR版本5，当前在由JEDEC讨论中）、HBM2（HBM版本2，当前在由JEDEC讨论中），和/或基于此类规范的衍生物或扩展的其它新技术。对于这些开发的或正开发的技术和/或规范中的每个，可以使用如行地址选通（RAS＃）、列地址选通（CAS＃）或写使能（WE＃）（仅举几例）的此类命令位来编码命令。在一些示例中，如上面简要提到的，并且在下面更多描述的，可以将新命令引入或添加到各种DRAM技术或规范，以促使被编程或存储到在存储器装置的寄存器（例如模式寄存器）的数据内容的模式被存储到存储器装置的存储器单元的至少一部分，而不实际上跨数据或DQ总线发送数据。此单个命令可以称为写模式激活（WPACT）命令。可以将数据内容的模式预编程到寄存器，并且可以将模式定义为全零或者可以是某一其它预定义模式。对于与经由与存储器装置100耦合的命令/地址总线（未示出）接收的单个读命令关联的突发长度（BL），所述模式可以不但跨存储器装置100的宽度而且沿存储器装置100的长度运行。尽管存储器装置100中包括的示例类型的存储器已经被描述为包括诸如DRAM的易失性类型的存储器，但是本公开不限于DRAM。在一些示例中，其它易失性类型的存储器（包括但不限于双倍数据速率同步动态RAM（DDRSDRAM）、静态随机存取存储器（SRAM）、晶闸管RAM（T-RAM）或零电容器RAM（Z-RAM））是被本公开所预期的。此外，块可寻址的非易失性类型的存储器（诸如与NAND或NOR技术关联的那些）是被本公开所预期的。此外，其它非本文档来自技高网...

【技术保护点】
1.一种设备，包含：用于存储器装置的控制器，所述控制器包括逻辑，所述逻辑的至少一部分包含硬件，所述逻辑用于：响应于对所述存储器装置的写请求而生成命令，所述写请求包括与在所述存储器装置处的寄存器中存储的一个或多个模式中包括的内容模式匹配的至少一个内容模式；以及将所述命令转发到所述存储器装置以促使匹配的内容模式被存储到所述存储器装置的存储器单元的至少一部分。

【技术特征摘要】
【国外来华专利技术】2016.03.04 US 62/303688;2016.09.27 US 15/2771591.一种设备，包含：用于存储器装置的控制器，所述控制器包括逻辑，所述逻辑的至少一部分包含硬件，所述逻辑用于：响应于对所述存储器装置的写请求而生成命令，所述写请求包括与在所述存储器装置处的寄存器中存储的一个或多个模式中包括的内容模式匹配的至少一个内容模式；以及将所述命令转发到所述存储器装置以促使匹配的内容模式被存储到所述存储器装置的存储器单元的至少一部分。2.如权利要求1所述的设备，所述命令包含写模式激活（WPACT）命令。3.如权利要求1所述的设备，包含：所述匹配的内容模式包括全1的位值或全0的位值。4.如权利要求1所述的设备，还包含用于下述的所述逻辑：基于在第一时间间隔上的对所述存储器装置的写请求的运行时间信息来确定一个或多个内容模式。5.如权利要求4所述的设备，还包含用于下述的所述逻辑：基于在第二时间间隔上的对所述存储器装置的写请求的运行时间信息来确定一个或多个第二内容模式；以及将所述一个或多个第二内容模式转发到所述存储器装置以用于存储到在所述存储器装置被维护的寄存器。6.如权利要求1所述的设备，包含：所述存储器装置以包括非易失性存储器或易失性存储器，其中所述易失性存储器包括动态随机存取存储器（DRAM），并且所述非易失性存储器包括3维交叉点存储器、使用硫族化物相变材料的存储器、多阈值级NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器（PCM）、电阻式存储器、奥氏存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、结合忆阻器技术的磁阻随机存取存储器（MRAM）存储器、或自旋转移力矩MRAM（STT-MRAM）。7.如权利要求1所述的设备，包含以下中的一项或多项：耦合到所述控制器的一个或多个处理器；通信地耦合到所述设备的网络接口；耦合到所述设备的电池；或通信地耦合到所述设备的显示器。8.一种方法，包含：响应于对存储器装置的写请求而生成命令，所述写请求包括与在所述存储器装置处的寄存器中存储的一个或多个模式中包括的内容模式匹配的至少一个内容模式；以及将所述命令转发到所述存储器装置以促使匹配的内容模式被存储到所述存储器装置的存储器单元的至少一部分。9.如权利要求8所述的方法，所述命令包含写模式激活（WPACT）命令。10.如权利要求8所述的方法，包含：所述匹配的内容模式包括全1的位值或全0的位值。11.如权利要求8所述的方法，包含：基于在第一时间间隔上的对所述存储器装置的写请求的运行时间信息来确定一个或多个内容模式。12.如权利要求11所述的方法，包含：基于在第二时间间隔上的对所述存储器装置的写请求的运行时间信息来确定一个或多个第二内容模式；以及将所述一个或多个第二内容模式转发到所...

【专利技术属性】
技术研发人员：CE科克斯，KS拜因斯，JA麦克卡尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US