栅压自举开关制造技术

本发明专利技术公开了栅压自举开关，涉及模拟电路技术领域，包括第一电容和多个MOS管，MOS管包括第一PMOS管、第一NMOS管、第二NMOS管、第二PMOS管、第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、自举开关和衬底开关，衬底开关与自举开关连接。本发明专利技术通过在自举开关上接入衬底开关，即第七NMOS管和第八NMOS管，使得在采样时，自举开关的栅极电位与衬底电位保持一致，所以就能减小MOS管二级效应中体效应，降低了谐波失真，同时保证了采样开关SW的线性度，提高了采样开关电路的精度，大大减小了开关线性对ADC精度的影响。

Gate voltage bootstrap switch

The invention discloses gate voltage bootstrap switch, which relates to the technical field of analog circuit, including first capacitor and multiple MOS transistors. The MOS transistors include first PMOS transistor, first NMOS transistor, second NMOS transistor, third PMOS transistor, third NMOS transistor, fourth NMOS transistor, fifth NMOS transistor, sixth NMOS transistor, bootstrap switch and substrate switch. The bottom switch is connected with the bootstrap switch. By inserting a substrate switch on the bootstrap switch, i.e. the seventh NMOS tube and the eighth NMOS tube, the gate potential of the bootstrap switch keeps the same as the substrate potential during sampling, so that the volume effect in the second-order effect of the MOS tube can be reduced, the harmonic distortion can be reduced, and the linearity of the sampling switch SW can be guaranteed, and the acquisition can be improved. The accuracy of the sample switching circuit greatly reduces the influence of switch linearity on the accuracy of ADC.

【技术实现步骤摘要】
栅压自举开关
本专利技术涉及模拟电路
，尤其涉及栅压自举开关。
技术介绍
随着集成电路工艺技术的进步以及通信和多媒体市场的快速增长，数字信号处理技术也得到了迅猛发展并广泛地应用于各个领域。数字信号具有抗干扰能力强、易于集成、功耗小、成本低的综合优势，因此越来越多的模拟信号处理逐渐被数字信号技术所取代。然而，自然界的光、热、声、电、磁等信号都是模拟量，为了使这些模拟信号能够被数字系统处理，需要将这些在时间上连续的模拟信号转换为离散的数字信号，而模数转换器(AnalogtoDigitalConverter,ADC)就是实现该功能的模块。作为模拟与数字电路的关键接口，ADC对整个混合信号系统的性能至关重要。SARADC中通过控制开关的闭合和关断从而实现ADC对输入信号的采样和保持，开关存在非理想因素，会引入増益误差，直流失调和非线性误差，影响采样电路的精度和速度,而采样电路采样精度的下降会直接影响的精度，所以SARADC设计过程中，要选择对采样电路精度影响比较小的采样开关，满足SARADC系统设计要求。传统的栅压自举开关电路结构如图1所示，由采样开关SW和栅压自举电路构成，其中栅压自举开关包括电容C1和MOS管M1～M9，其工作原理为：(1)当电路处于采样阶段时，CLK为高电平，M2导通，M5栅极接地，从而M5导通，抬高M6、SW的栅压，M3和M4截止，M9导通，采样开关SW闭合，由于C1中存储的总电荷不变，C1接到SW的栅源极，SW的栅级抬高至VDD+Vin，SW的栅源极电压是VDD。(2)当电路处于保持阶段时，CLK为低电平，M1、M3和M4导通，M5栅极接VDD，M5截止，M9截止，采样开关SW断开，通过M3和M4给电容C1充电至VDD，电容C1中存储了C1*VDD的电量。电容C1和采样开关SW分离，SW的漏极和源极分别通过M3、M7和M8接地，从而放电。采样开关的导通电阻为其中，μn为载流子迁移率，Cox为采样开关管单位面积栅电容，W/L为采样开关宽长比，VGS为采样开关栅源电压，VTH0为开关管导通阈值电压，VSB为开关管源衬电势差，γ为体效应系数。利用栅压自举开关电路，改善了开关栅源电压VGS变化引起的非线性失真，但是其忽略了由体效应引起的VTH0的变化带来的线性问题。
技术实现思路
有鉴于此，本专利技术的目的是提供栅压自举开关，通过在采样开关的栅极连接衬底开关，来减小体效应。本专利技术通过以下技术手段解决上述技术问题：栅压自举开关，包括第一电容和多个MOS管，所述MOS管包括第一PMOS管、第一NMOS管、第二NMOS管、第二PMOS管、第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、自举开关和衬底开关，所述第一PMOS管、第二PMOS管的源极均连接工作电压VDD,所述第一PMOS管的漏极连接第一NMOS管的漏极，所述第一PMOS管与第一NMOS管的栅极均连接第一时钟信号CLK,所述第一NMOS管的源极连接第二NMOS管的漏极，所述第二NMOS管的栅极连接第二时钟信号CLK-，所述第二时钟信号CLK-是第一时钟信号CLK的反相信号，所述第二NMOS管的源极接地；所述第二PMOS管的漏极接第一电容的上极板，所述第一电容的下极板与第一NMOS管的源极连接，所述第二PMOS管的栅极连接第四NMOS管的漏极，所述第四NMOS管的栅极连接工作电压VDD，所述第四NMOS管的源极连接第五NMOS管的漏极，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接第二时钟信号CLK-；所述第二PMOS管的漏极还与第三PMOS管的源极连接，所述第三PMOS管的漏极连接第四NMOS管的漏极，所述第三PMOS管的栅极连接第一PMOS管的漏极，所述第三PMOS管的栅极连接第三NMOS管的漏极；所述第三NMOS管的源极与第一NMOS管的源极连接，所述第三NMOS管的栅极与第六NMOS管的栅极连接；所述第六NMOS管的栅极还连接第四NMOS管的漏极，所述第六NMOS管的源极连接第三NMOS管的源极，所述第六NMOS管的漏极连接自举开关的源极；所述自举开关的源极连接输入电压Vin，所述自举开关的漏极连接电源输出VOUT，所述自举开关的栅极连接第六NMOS管的栅极；所述自举开关的栅极上连接有衬底开关，所述衬底开关包括第七NMOS管和第八NMOS管，所述自举开关的栅极连接第八NMOS管的栅极，所述自举开关的衬底连接第八NMOS管的源极，所述第八NMOS管的漏极连接自举开关的源极，所述第八NMOS管的源极连接第七NMOS管的漏极；所述第七NMOS管的栅极连接第二时钟信号CLK-，所述第七NMOS管的源极接地。本专利技术的工作过程如下所示：1)当所述第一时钟信号CLK为高电平时，所述CMOS栅压自举开关电路处于采样阶段，所述第一NMOS管导通，所述第三PMOS管栅极接地，从而使得所述第三PMOS管导通，抬高所述第三NMOS管、第六NMOS管、第八NMOS管和自举开关的栅压，所述第二NMOS管和第二PMOS管截止，所述第六NMOS管导通，所述采样开关闭合，所述第八NMOS管导通，所述第一电容连接到自举开关的栅源极，由于所述第一电容中存储的总电荷不变，所述自举开关的栅级电压抬高至VDD+Vin，所述自举开关的栅源极电压是VDD。2)当所述第一时钟信号CLK为低电平时，所述CMOS栅压自举开关电路处于保持阶段，所述第一PMOS管、第二NMOS管和第二PMOS管导通，所述第三PMOS管栅极接工作电压VDD，所述第三PMOS管截止，所述第六NMOS管截止，所述采样开关断开，通过所述第二NMOS管和第二PMOS管给第一电容充电至工作电压VDD，所述第一电容的电容值为F,则所述第一电容中存储了F*VDD的电量，由于所述第三PMOS管截止，所述第一电容和采样开关分离，所述采样开关的源极通过所述第二NMOS管接地、栅极通过第四NMOS管和第五NMOS管接地，从而放电。本专利技术的有益效果：本专利技术通过在自举开关上接入衬底开关，即第七NMOS管和第八NMOS管，使得在采样时，自举开关的栅极电位与衬底电位保持一致，所以就能减小MOS管二级效应中体效应，降低了谐波失真，同时保证了采样开关SW的线性度，提高了采样开关电路的精度，大大减小了开关线性对ADC精度的影响。附图说明图1为传统栅压自举开关电路的原理图；图2为本专利技术实施例栅压自举开关图；图3为本专利技术实施例栅压自举开关中的时钟信号、输入输出信号仿真波形图。具体实施方式以下将结合附图和具体实施例对本专利技术进行详细说明：如图2-3所示，栅压自举开关，包括第一电容C1和多个MOS管，MOS管包括第一PMOS管M1、第一NMOS管M2、第二NMOS管M3、第二PMOS管M4、第三PMOS管M5、第三NMOS管M6、第四NMOS管M7、第五NMOS管M8、第六NMOS管M9、自举开关SW和衬底开关，第一PMOS管M1、第二PMOS管M4的源极均连接工作电压VDD,第一PMOS管M1的漏极连接第一NMOS管M2的漏极，第一PMOS管M1与第一NMOS管M2的栅极均连接第一时钟信号CLK,第一NMOS管M2的源极连接第二NMOS管M3的漏极，第二NMOS管M3的栅极连接第二时钟信号CLK-，第本文档来自技高网...

【技术保护点】
1.栅压自举开关，其特征在于，包括第一电容(C1)和多个MOS管，所述MOS管包括第一PMOS管(M1)、第一NMOS管(M2)、第二NMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第三NMOS管(M6)、第四NMOS管(M7)、第五NMOS管(M8)、第六NMOS管(M9)、自举开关(SW)和衬底开关，所述第一PMOS管(M1)、第二PMOS管(M4)的源极均连接工作电压VDD,所述第一PMOS管(M1)的漏极连接第一NMOS管(M2)的漏极，所述第一PMOS管(M1)与第一NMOS管(M2)的栅极均连接第一时钟信号CLK,所述第一NMOS管(M2)的源极连接第二NMOS管(M3)的漏极，所述第二NMOS管(M3)的栅极连接第二时钟信号CLK‑，所述第二时钟信号CLK‑是第一时钟信号CLK的反相信号，所述第二NMOS管(M3)的源极接地；所述第二PMOS管(M4)的漏极接第一电容(C1)的上极板，所述第一电容(C1)的下极板与第一NMOS管(M2)的源极连接，所述第二PMOS管(M4)的栅极连接第四NMOS管(M7)的漏极，所述第四NMOS管(M7)的栅极连接工作电压VDD，所述第四NMOS管(M7)的源极连接第五NMOS管(M8)的漏极，所述第五NMOS管(M8)的源极接地，所述第五NMOS管(M8)的栅极接第二时钟信号CLK‑；所述第二PMOS管(M4)的漏极还与第三PMOS管(M5)的源极连接，所述第三PMOS管(M5)的漏极连接第四NMOS管(M7)的漏极，所述第三PMOS管(M5)的栅极连接第一PMOS管(M1)的漏极，所述第三PMOS管(M5)的栅极连接第三NMOS管(M6)的漏极；所述第三NMOS管(M6)的源极与第一NMOS管(M2)的源极连接，所述第三NMOS管(M6)的栅极与第六NMOS管(M9)的栅极连接；所述第六NMOS管(M9)的栅极还连接第四NMOS管(M7)的漏极，所述第六NMOS管(M9)的源极连接第三NMOS管(M6)的源极，所述第六NMOS管(M9)的漏极连接自举开关(SW)的源极；所述自举开关(SW)的源极连接输入电压Vin，所述自举开关(SW)的漏极连接电源输出VOUT，所述自举开关(SW)的栅极连接第六NMOS管(M9)的栅极；所述自举开关(SW)的栅极上连接有衬底开关，所述衬底开关包括第七NMOS管(M10)和第八NMOS管(M11)，所述自举开关(SW)的栅极连接第八NMOS管(M11)的栅极，所述自举开关(SW)的衬底连接第八NMOS管(M11)的源极，所述第八NMOS管(M11)的漏极连接自举开关(SW)的源极，所述第八NMOS管(M11)的源极连接第七NMOS管(M10)的漏极；所述第七NMOS管(M10)的栅极连接第二时钟信号CLK‑，所述第七NMOS管(M10)的源极接地。...

【技术特征摘要】
1.栅压自举开关，其特征在于，包括第一电容(C1)和多个MOS管，所述MOS管包括第一PMOS管(M1)、第一NMOS管(M2)、第二NMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第三NMOS管(M6)、第四NMOS管(M7)、第五NMOS管(M8)、第六NMOS管(M9)、自举开关(SW)和衬底开关，所述第一PMOS管(M1)、第二PMOS管(M4)的源极均连接工作电压VDD,所述第一PMOS管(M1)的漏极连接第一NMOS管(M2)的漏极，所述第一PMOS管(M1)与第一NMOS管(M2)的栅极均连接第一时钟信号CLK,所述第一NMOS管(M2)的源极连接第二NMOS管(M3)的漏极，所述第二NMOS管(M3)的栅极连接第二时钟信号CLK-，所述第二时钟信号CLK-是第一时钟信号CLK的反相信号，所述第二NMOS管(M3)的源极接地；所述第二PMOS管(M4)的漏极接第一电容(C1)的上极板，所述第一电容(C1)的下极板与第一NMOS管(M2)的源极连接，所述第二PMOS管(M4)的栅极连接第四NMOS管(M7)的漏极，所述第四NMOS管(M7)的栅极连接工作电压VDD，所述第四NMOS管(M7)的源极连接第五NMOS管(M8)的漏极，所述第五NMOS管(M8)的源极接地，所述第五NMOS管(M8)的栅极接第二时钟信号CLK-；所述第二PMOS管(M4)的漏极还与第三PMOS管(M5)的源极连接，所述第三PMOS管(M5)的漏极连接第四NMOS管(M7)的漏极，所述第三PMOS管(M5)的栅极连接第一PMOS管(M1)的漏极，所述第三PMOS管(M5)的栅极连接第三NMOS管(M6)的漏极；所述第三NMOS管(M6)的源极与第一NMOS管(M2)的源极连接，所述第三NMOS管(M6)的栅极与第六NMOS管(M9)的栅极连接；所述第六NMOS管(M9)的栅极还连接第四NMOS管(M7)的漏极，所述第六NMOS管(M9)的源极连接第三NMOS管(M6)的源极，所述第六NMOS管(M9)的漏极连接自举开关(SW)的源极；所述自举开关(SW)的源极连接输入电压Vin，所述自举开关(SW)的漏极连接电源输出VOUT，所述自举开关(SW)的栅极连接第六NM...

【专利技术属性】
技术研发人员：宋树祥，庞中秋，张泽伟，岑明灿，
申请(专利权)人：广西师范大学，
类型：发明
国别省市：广西,45