分频器制造技术

本申请涉及一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。

Frequency divider

This application relates to a frequency divider, which includes a frequency division mode controller, a frequency division link and a duty cycle controller connected by mutual communication; the frequency division mode controller is used to output a frequency division link control signal to the frequency division link according to the received frequency division ratio to control the frequency division link according to the received frequency division ratio. The frequency division signal to be divided is output with a frequency division signal and a synchronous correction signal; and the duty cycle controller is used to synchronously correct the received frequency division signal according to the received synchronous correction signal to output a modified frequency division signal; in which the frequency division mode controller is also used according to the received frequency division signal. The frequency division link control signal is updated. The circuit structure of the above frequency divider is relatively simple, which is conducive to the realization of high-speed circuit and low power consumption. The duty ratio control can achieve high precision by synchronizing the frequency divider signal with the duty ratio controller.

【技术实现步骤摘要】
分频器
本专利技术涉及电子电路领域，特别是涉及一种分频器。
技术介绍
在数字电路中，分频器用于将较高频率的时钟信号进行分频操作，得到较低频率的时钟信号。传统的分频器电路结构复杂程度比较高，难以实现高速电路，由于同步时钟频率过高以及例如通过计数器实现分频器等原因，还会造成功耗较大的缺点，且传统的分频器的占空比控制不够精确。
技术实现思路
基于此，有必要针对上述技术问题，提供一种分频器，结构简单且可以实现较高精度的占空比控制。一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。在其中一个实施例中，所述分频链路由多个分频单元级联组成，所述分频链路控制信号包括使能信号以及分频比控制信号；其中，所述使能信号连接至各级分频单元的使能端，用于确定所述分频链路中分频单元的实际有效级；所述分频比控制信号连接至各级分频单元的控制端，用于确定所述各级分频单元的工作状态。在其中一个实施例中，所述分频比控制信号跟随所述分频信号的高低电平变化而更新。在其中一个实施例中，所述分频单元为2/3分频单元。在其中一个实施例中，所述分频链路包括n个2/3分频单元，则所述分频器的分频比为大于等于4且小于等于2n+1-1的正整数。在其中一个实施例中，对于所述分频链路中的任意一级2/3分频单元；所述使能信号等于0时，该所述2/3分频单元的输出频率与输入频率相同；所述使能信号等于1时，该所述2/3分频单元工作在2分频或3分频状态，其中，所述分频比控制信号等于1时，该所述2/3分频单元工作在3分频状态，所述分频比控制信号等于0时，该所述2/3分频单元工作在2分频状态。在其中一个实施例中，所述分频比为偶数时，所述分频链路输出的分频信号的占空比为50％；所述分频比为奇数时，所述分频链路输出的分频信号的高电平时长比低电平时长多一个所述待分频信号的时钟周期。在其中一个实施例中，第i级2/3分频单元是所述分频链路中的最后一级有效的2/3分频单元；所述分频比为偶数或者不等于2i+1-1的奇数时，所述第i级2/3分频单元工作在2分频状态；所述分频比为2i+1-1时，所述第i级2/3分频单元工作在3分频状态。在其中一个实施例中，对于所述第i级2/3分频单元；所述分频比为2i+1-1时，当所述分频信号为高电平时，该2/3分频单元之前的所述分频链路的分频比持续2个该所述2/3分频单元的输入时钟周期；当所述分频信号为低电平时时，该2/3分频单元之前的所述分频链路的分频比持续1个该所述2/3分频单元的输入时钟周期。在其中一个实施例中，所述同步修正信号包括第一修正信号和第二修正信号；其中，所述第一修正信号的下降沿与所述待分频信号的上升沿对齐，所述第二修正信号的下降沿与所述待分频信号的下降沿对齐。在其中一个实施例中，所述第二修正信号的下降沿超前所述第一修正信号的下降沿0.5个所述待分频信号的时钟周期。在其中一个实施例中，所述分频模式控制器、所述分频链路以及所述占空比控制器均由数字逻辑电路组成。附图说明图1为一个实施例中分频器的结构示意图；图2为一个实施例中分频模式控制器的电路示意图的；图3为一个实施例中分频链路的电路示意图；图4为一个实施例中分频链路中第一级分频单元的电路示意图；图5为一个实施例中分频链路中非第一级分频单元的电路示意图；图6为一个实施例中分频单元的具体电路示意图；图7为一个实施例中占空比控制器的结构示意图；图8为一个实施例中第一级分频单元的关键节点时序示意图；图9为一个实施例中第三级分频单元的关键节点时序示意图；图10为一个实施例中占空比控制器的输入输出时序示意图；图11为另一个实施例中占空比控制器的输入输出时序示意图；图12为另一个实施例中占空比控制器的输入输出时序示意图；图13为另一个实施例中修正分频信号的占空比示意图。具体实施方式为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。图1为一个实施例中分频器100的结构示意图，如图1所示，一种分频器100，包括相互通讯连接的分频模式控制器120、分频链路140以及占空比控制器160；分频模式控制器120用于根据所接收的分频比控制字信号输出分频链路控制信号至分频链路140，以控制分频链路140根据所接收的待分频信号输出分频信号和同步修正信号；以及占空比控制器160用于根据所接收的同步修正信号对所接收的分频信号进行同步修正，以输出修正分频信号；其中，分频模式控制器120还用于根据所接收的分频信号更新分频链路控制信号。具体地，在分频器100中，电路的输入信号为待分频信号Fin，输出信号为修正分频信号Fout，分频器100的分频比m由分频比控制字信号MC确定，修正分频信号Fout的频率为Fin/m。分频模式控制器120可以由反相器、与非门和或非门等基本的数字逻辑电路单元实现，分频模式控制器120的输入信号为分频比控制字MC和分频链路140产生的分频信号SW，输出信号为分频链路控制信号；分频链路140的输入信号为待分频信号Fin和分频链路控制信号，输出信号为分频信号以及同步修正信号；占空比控制器160可以由下降沿触发的D触发器和与非门实现，占空比控制器160的输入信号为分频信号SW以及同步修正信号，输出信号为修正分频信号Fout。分频模式控制器120对分频比控制字信号MC进行逻辑处理以产生分频链路控制信号。分频链路140在分频链路控制信号的控制下产生分频信号SW以及同步修正信号。最后分频信号SW经由占空比控制器160被同步修正信号进行同步与修正，以输出修正分频信号Fout，使得修正分频信号Fout的占空比可以更加接近50％，从而实现较高精度的占空比控制，。上述分频器100，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器160对分频信号进行同步修正，可以使占空比的控制达到较高精度。在一个实施例中，分频链路由多个分频单元级联组成，分频链路控制信号包括使能信号以及分频比控制信号；其中，使能信号连接至各级分频单元的使能端，用于确定分频链路中分频单元的实际有效级；分频比控制信号连接至各级分频单元的控制端，用于确定各级分频单元的工作状态。具体地，分频链路由多个分频单元级联组成，例如分频链路可以包括n个2/3双模分频单元DIV2/3，则分频器的分频比通过n+1位分频比控制字MC进行设置，分频比m为有效值为大于等于4且小于等于2n+1-1的正整数。分频链路控制信号包括使能信号EN和分频比控制信号M。使能信号EN连接至分频链路中各级分频单元的使能端，用于确定分频链路中的实际有效级数。分频比控制信号M连接本文档来自技高网...

【技术保护点】
1.一种分频器，其特征在于，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。

【技术特征摘要】
1.一种分频器，其特征在于，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。2.根据权利要求1所述的分频器，其特征在于，所述分频链路由多个分频单元级联组成，所述分频链路控制信号包括使能信号以及分频比控制信号；其中，所述使能信号连接至各级分频单元的使能端，用于确定所述分频链路中分频单元的实际有效级；所述分频比控制信号连接至各级分频单元的控制端，用于确定所述各级分频单元的工作状态。3.根据权利要求2所述的分频器，其特征在于，所述分频比控制信号跟随所述分频信号的高低电平变化而更新。4.根据权利要求2所述的分频器，其特征在于，所述分频单元为2/3分频单元。5.根据权利要求4所述的分频器，其特征在于，所述分频链路包括n个2/3分频单元，则所述分频器的分频比为大于等于4且小于等于2n+1-1的正整数。6.根据权利要求4所述的分频器，其特征在于，对于所述分频链路中的任意一级2/3分频单元；所述使能信号等于0时，该所述2/3分频单元的输出频率与输入频率相同；所述使能信号等于1时，该所述2/3分频单元工作在2分频或3分频状态，其中，所述分频比控制信号等于1时，该所述2/3分频单元工作在3分频状...

【专利技术属性】
技术研发人员：张顺，
申请(专利权)人：深圳华大北斗科技有限公司，
类型：发明
国别省市：广东,44