一种基于传输门和SET检测的三路互锁存触发器电路制造技术

本发明专利技术公开了一种基于传输门和SET检测的三路互锁存触发器电路，该三路互锁存触发器电路是由时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路组成；本发明专利技术的技术方案采用SET检测三路互锁存技术，从而可以减少延时滤波产生的较大的建立时间，从而使触发器的时序性能更好，提高了电路的工作频率，具有更好的抗SEU特性。

A three way interlock trigger circuit based on transmission gate and SET detection

The invention discloses a three-way interlocking trigger circuit based on transmission gate and SET detection. The three-way interlocking trigger circuit is composed of a clock inverter chain circuit, a D-input inverter chain circuit, a position reset signal generating circuit, a main DICE latch circuit and a slave DICE latch circuit. Detection of three-way interlocking technology can reduce the large setup time of delay filtering, thus making the timing performance of flip-flops better, improving the working frequency of the circuit, and having better anti-SEU characteristics.

【技术实现步骤摘要】
一种基于传输门和SET检测的三路互锁存触发器电路
本专利技术涉及抗辐射电路的设计，具体是涉及一种基于传输门和SET检测的三路互锁存触发器电路。
技术介绍
随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(SingleEventEffect,SEE)和总剂量效应(TotalIonizingDose,TID),随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态(SingleEventTransient,SET)和单粒子翻转(SingleEventUpset,SEU)。在辐射环境下，MOS集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在MOS管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS集成电路进行加固（RadiationHarden）。目前在触发器结构上主要使用DICE结构进行加固以减少单粒子翻转的影响，而对数据端输入的单粒子瞬态一般使用C单元电路进行滤波，但使用C单元电路进行滤波时，触发器的建立时间（setuptime）也随之增大，造成整个电路的时序性能恶化，工作频率下降。
技术实现思路
本专利技术的目的在于提供一种基于传输门和SET检测的三路互锁存触发器电路，该三路互锁存触发器电路克服了现有技术的不足，缩短了触发器的建立时间，大大改善了整个电路的时序性能，提高了电路的工作频率，具有更好的抗SEU特性。为达到上述目的，本专利技术解决其技术问题所采用的技术方案是：一种基于传输门和SET检测的三路互锁存触发器电路，其特征在于：所述三路互锁存触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路；外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2和一路反相数据信号nd；时钟信号CK、数据信号D、D输入反相器链电路生成一路数据信号d1和一路反相数据信号nd以及二路反相时钟信号nclk1、nclk2和一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；所述数据信号D、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3和二路数据信号d1、d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出三路数据信号m1、m2、m3；所述置位复位信号产生电路输出的置位信号sn和复位信号r、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3以及主DICE锁存电路输出的三路数据信号m1、m2和m3均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q；所述时钟反相器链电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12和12个NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12组成；所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6、PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11、PM12和NM12分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后输出反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后输出同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后输出反相时钟信号nclk2，再经反相器PM6和NM6后输出同相时钟信号bclk2；所述反相器PM7和NM7的输入端与时钟信号CK连接，输出端与反相器PM8和NM8的输入端连接，所述反相器PM9和NM9的输入端与反相器PM8和NM8的输出端连接，其输出端与反相器PM10和NM10的输入端连接，所述反相器PM11和NM11的输入端与反相器PM10和NM10的输出端连接，其输出端与反相器PM12和NM12的输入端连接，时钟信号CK经反相器PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11后输出反相时钟信号nclk3，再经反相器PM12和NM12后输出同相时钟信号bclk3；所述D输入反相器链电路是由4个PMOS管PM13、PM14、PM15、PM16和4个NMOS管NM13、NM14、NM15、NM16组成；所述PM13和NM13、PM14和NM14、PM15和NM15、PM16和NM16分别构成一反相器；所述数据信号D与反相器PM13和NM13的输入端连接，经反相器PM13和NM13后输出反向数据信号nd；所述反相数据信号nd输入到反相器PM14和NM14的输入端，经反相器PM14和NM14后输出数据信号d1；所述反相器PM15和NM15的输入端与反相器PM14和NM14的输出端连接，输出端输出反向数据信号nd1，所述反相数据信号nd1输入到反相器PM16和NM16的输入端，经反相器PM16和NM16后输出数据信号d2；所述置位复位信号产生电路是由10个PMOS管PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26和10个NMOS管NM17、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26组成；所述PM21和NM21的栅极与时钟信号CK的输出端连接；所述PM20和NM20的栅极与时钟反相器链电路生成的反相时钟信号n本文档来自技高网...

【技术保护点】
1.一种基于传输门和SET检测的三路互锁存触发器电路，其特征在于：所述三路互锁存触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路；外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2和一路反相数据信号nd；时钟信号CK、数据信号D、D输入反相器链电路生成一路数据信号d1和一路反相数据信号nd以及二路反相时钟信号nclk1、nclk2和一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；所述数据信号D、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3和二路数据信号d1、d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出三路数据信号m1、m2、m3；所述置位复位信号产生电路输出的置位信号sn和复位信号r、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3以及主DICE锁存电路输出的三路数据信号m1、m2和m3均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q；所述时钟反相器链电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6 、PM7、PM8、PM9、PM10、PM11、PM12和12个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7 、NM8、NM9、NM10、NM11、NM12组成；所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6、PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11、PM12和NM12分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后输出反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后输出同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后输出反相时钟信号nclk2，再经反相器PM6和NM6后输出同相时钟信号bclk2；所述反相器PM7和NM7的输入端与时钟信号CK连接，输出端与反相器PM8和NM8的输入端连接，所述反相器PM9和NM9的输入端与反相器PM8和NM8的输出端连接，其输出端与反相器PM10和NM10的输入端连接，所述反相器PM11和NM11的输入端与反相器PM10和NM10的输出端连接，其输出端与反相器PM12和NM12的输入端连接，时钟信号CK经反相器PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11后输出反相时钟信号nclk3，再经反相器PM12和NM12后输出同相时钟信号bclk3；所述D输入反相器链电路是由4个PMOS管PM13、PM14、PM15、PM16和4个NMOS管NM13、NM14、NM15、NM16组成；所述PM13和NM13、PM14和NM14、PM15和NM15、PM16和NM16分别构成一反相器；所述数据信号D与反相器PM13和NM13的输入端连接，经反相器PM13和NM13后输出反向数据信号nd；所述反相数据信号nd输入到反相器PM14和NM14的输入端，经反相器PM14和NM14后输出数据信号d1；所述反相器PM15和NM15的输入端与反相器PM14和NM14的输出端连接，输出端输出反向数据信号nd1，所述反相数据信号nd1输入到反相器PM16和NM16的输入端，经反相器PM16和NM16后输出数据信号d2；所述置位复位信号产生电路是由10个PMOS管PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26和10个NMOS管NM17 、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26组成；所述PM21和NM21的栅极与时钟信号CK的输出端连接；所述PM20和NM20的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述PM19和NM1...

【技术特征摘要】
1.一种基于传输门和SET检测的三路互锁存触发器电路，其特征在于：所述三路互锁存触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路；外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2和一路反相数据信号nd；时钟信号CK、数据信号D、D输入反相器链电路生成一路数据信号d1和一路反相数据信号nd以及二路反相时钟信号nclk1、nclk2和一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；所述数据信号D、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3和二路数据信号d1、d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出三路数据信号m1、m2、m3；所述置位复位信号产生电路输出的置位信号sn和复位信号r、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3以及主DICE锁存电路输出的三路数据信号m1、m2和m3均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q；所述时钟反相器链电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12和12个NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12组成；所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6、PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11、PM12和NM12分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后输出反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后输出同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后输出反相时钟信号nclk2，再经反相器PM6和NM6后输出同相时钟信号bclk2；所述反相器PM7和NM7的输入端与时钟信号CK连接，输出端与反相器PM8和NM8的输入端连接，所述反相器PM9和NM9的输入端与反相器PM8和NM8的输出端连接，其输出端与反相器PM10和NM10的输入端连接，所述反相器PM11和NM11的输入端与反相器PM10和NM10的输出端连接，其输出端与反相器PM12和NM12的输入端连接，时钟信号CK经反相器PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11后输出反相时钟信号nclk3，再经反相器PM12和NM12后输出同相时钟信号bclk3；所述D输入反相器链电路是由4个PMOS管PM13、PM14、PM15、PM16和4个NMOS管NM13、NM14、NM15、NM16组成；所述PM13和NM13、PM14和NM14、PM15和NM15、PM16和NM16分别构成一反相器；所述数据信号D与反相器PM13和NM13的输入端连接，经反相器PM13和NM13后输出反向数据信号nd；所述反相数据信号nd输入到反相器PM14和NM14的输入端，经反相器PM14和NM14后输出数据信号d1；所述反相器PM15和NM15的输入端与反相器PM14和NM14的输出端连接，输出端输出反向数据信号nd1，所述反相数据信号nd1输入到反相器PM16和NM16的输入端，经反相器PM16和NM16后输出数据信号d2；所述置位复位信号产生电路是由10个PMOS管PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26和10个NMOS管NM17、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26组成；所述PM21和NM21的栅极与时钟信号CK的输出端连接；所述PM20和NM20的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述PM19和NM19的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM18和NM18的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM17和NM17的栅极外接数据信号D；所述PM17、PM18、PM19、PM20、PM21的源极均外接电源；所述PM17、PM18、PM19、PM20、PM21的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述NM21的漏极与PM17的漏极连接，NM21的源极与NM20的漏极相连，NM20的源极与NM19的漏极相连，NM19的源极与NM18的漏极相连，NM18的源极与NM17的漏极相连，NM17的源极接地；所述PM22和NM22的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述PM23和NM23的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述PM24和NM24的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM25和NM25的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM26和NM26的栅极外接数据信号D；所述PM22的源极外接电源；所述PM22的漏极与PM23的源极连接，所述PM23的漏极与PM24的源极连接，所述PM24的漏极与PM25的源极连接，PM25的漏极与PM26的源极连接，所述PM26的漏极与NM26的漏极连接，所述NM22、NM23、NM24、NM25、NM26的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述NM22、NM23、NM24、NM25、NM26的源极均接地；所述主DICE锁存电路是由21个PMOS管PM27、PM28、PM29、PM30、PM31、PM32、PM33、PM34、PM35、PM36、PM37、PM38、PM39、PM40、PM41、PM42、PM43、PM44、PM45、PM46、PM47和24个NMOS管NM27、NM28、NM29、NM30、NM31、NM32、NM33、NM34、NM35、NM36、NM37、NM38、NM39、NM40、NM41、NM42、NM43、NM44、NM45、NM46、NM47、NM48、NM49、NM50以及6个传输门TM1、TM2、TM3、TM4、TM5、TM6组成；所述PM27的栅极外接数据信号D，并与NM27的栅极相连，PM27的源极外接电源，漏极分别与NM27的漏极和传输门TM1的左侧数据输入端口连接，所述传输门TM1的右侧数据端口分别与PM32的栅极、PM31和NM31的漏极以及NM41的栅极连接；所述PM28的栅极外接数据信号d1，并与NM28的栅极相连，PM28的源极外接电源，漏极分别与NM28的漏极和传输门TM2的左侧数据输入端口连接，所述传输门TM2的右侧数据端口分别与PM36的栅极、PM35和NM35的漏极以及NM33的栅极连接；所述PM29的栅极外接数据信号d2，并与NM29的栅极相连，PM29的源极外接电源，漏极分别与NM29的漏极和传输门TM3的左侧数据输入端口连接，所述传输门TM3的右侧数据端口分别与PM40的栅极、PM39和NM39的漏极以及NM37的栅极连接；所述PM30的栅极分别与PM41和NM41的漏极、PM44和NM44的漏极、NM38的栅极相连，PM30的源极外接电源，漏极与PM31的源极相接；所述PM31的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，PM31的漏极分别与NM31的漏极相连；所述NM31的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与NM30的漏极相连；所述NM30的栅极分别与PM34的栅极、PM33和NM33的漏极、PM42和NM42的漏极相连；所述PM32的源极外接电源，PM32的漏极与PM...

【专利技术属性】
技术研发人员：丁文祥，蔡雪原，程飞，夏强胜，
申请(专利权)人：安庆师范大学，
类型：发明
国别省市：安徽,34