基于AXI总线的多DDR控制器管理模块制造技术

技术编号:19388811 阅读:26 留言:0更新日期:2018-11-10 02:00
本发明专利技术公开了一种基于AXI总线的多DDR控制器管理模块,包括N个(N>0)DDR控制器、N个(N>0)交换开关、M个(M>0)端口适配器,所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号;所述交换开关用于通过全通网络和端口适配器对L个(L>0)用户端的读写地址和数据进行交换和仲裁,输出仲裁后的读写地址和数据信号给DDR控制器;所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作。本发明专利技术具备高效的多DDR读写访问的仲裁和带宽均衡能力和标准的AXI接口,用户可以通过标准接口方便地进行多DDR访问,能够满足雷达信号处理领域的FPGA开发需求。

Multi DDR controller management module based on AXI bus

The invention discloses a management module of a multi-DDR controller based on AXI bus, including N (N > 0) DDR controllers, N (N > 0) switching switches and M (M > 0) port adapters, which are used to convert read and write operation signals of the user end into a DDR through the full traffic network and switching switches according to the principle of average bandwidth allocation. The switching switch is used to exchange and arbitrate the read and write addresses and data of L (L>0) clients through the all-pass network and port adapter, output the arbitrated read and write addresses and data signals to the DDR controller, and the DDR controller controls the DDR chip according to the read and write control signal. Read and write access operations. The invention has efficient arbitration and bandwidth balancing capability of multi-DDR read-write access and standard AXI interface. Users can conveniently access multi-DDR through standard interface, which can meet the development requirements of FPGA in radar signal processing field.

【技术实现步骤摘要】
基于AXI总线的多DDR控制器管理模块
本专利技术涉及计算机应用
,具体地说是一种基于AXI总线的多DDR控制器管理模块。
技术介绍
随着数字相控阵雷达的发展,雷达产品的工作带宽越来越大、数字合成后的通道数越来越多、雷达信号处理的算法处理流程越来越复杂、处理精度越来越高,这些已经成为雷达发展必然趋势。雷达工作带宽的增大、通道数的增多,直接导致了信号处理系统输入数据率的激增,以采样率为50M、16通道、输入IQ各16bit的数字雷达为例,输入数据率就高达3200MB/s。考虑到DDR读写效率,单片DDR的访问带宽(假定DDR3的峰值访问带宽为6400MB/s)无法满足原始输入的读写需求,需要多组DDR的并行存储才能满足系统需求。雷达信号处理算法处理流程的复杂化,使得处理过程需要多次访问中间结果,甚至需要不连续访存(如数据转置操作),这就要求DDR控制器具备高效的多端口读写仲裁机制,能够满足多端口同时访问DDR的能力。雷达信号处理算法处理的高精度要求,使得信号处理过程需要使用单精度浮点数据,甚至双精度的浮点数据类型。浮点数据类型导致了原始数据位宽的扩展,带来了运算过程中访问带宽的进一步增大。信号处理的FPGA实现过程中,多组DDR的并行读写的仲裁,多组DDR访问带宽的均衡,以及多组DDR的空间管理等问题,都是信号处理访存相关设计的难点所在,这些都将耗费信号处理工程师大量的时间和精力。如何将这些与DDR控制相关的功能统一起来,设计一个通用的管理多组DDR读写的高效控制器管理模块,使得用户在信号处理开发过程中不必关心访存细节就可以方便的实现多组DDR的高效访问,从而可以集中精力进行信号处理算法的开发,正是本专利技术设计的初衷。
技术实现思路
本专利技术的目的是克服上述现有技术的不足,提供一种方便的实现多组DDR的高效访问的基于AXI总线的多DDR控制器管理模块。本专利技术采用的技术方案为:基于AXI总线的多DDR控制器管理模块,包括N个(N为整数,N>0)DDR控制器、N个(N为整数,N>0)交换开关、M个(M为整数,M>0)端口适配器,M>N;所述交换开关的数量与DDR控制器的数量相同;所述每个交换开关一端与一个DDR控制器电连接,另一端通过全通网络与M个端口适配器电连接,所述端口适配器另一端用于与用户端电连接;所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号;所述交换开关用于通过全通网络和端口适配器对L个(L>0)用户端的读写地址和数据进行交换和仲裁,输出仲裁后的读写地址和数据信号给DDR控制器,所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作。优选的,所述M个(M>0)端口适配器中的每个端口适配器都包含一个用户端输入接口和N个输出端接口,所述每个端口适配器主要有读地址读长度生成模块、读地址分配模块、读数据裁剪模块、读数据拼合模块、写地址写长度生成模块、写地址分配模块、写数据扩充模块和写数据分配模块八个子模块组成,所述每个模块的输入输出接口均采用标准的AXI4协议。读地址读长度生成模块根据用户端读地址通道中的地址和读猝发长度信号,结合要读的DDR控制器个数,重新计算映射到多个DDR空间的物理地址和猝发长度信息,并将得到的结果传输至读地址分配模块;读地址分配模块将得到的物理地址和猝发长度信息,结合DDR控制的器ID等信息并行输出四个(具备向下兼容和扩展功能)读DDR地址通道中;读数据裁剪模块接收来自读数据拼合模块输入的数据,根据要读出的猝发长度,如果输入到输入数据裁剪模块的数据长度大于要读出的猝发长度,则对输入的数据进行裁剪,使得输出的数据长度与要求的猝发长度一致;读数据拼合模块接收来自多个DDR的数据进行并串转换,形成串行的数据流输入到读数据裁剪模块;写地址写长度生成模块根据用户端写地址通道中的地址和写猝发长度信号,结合要写的DDR控制器个数,重新计算映射到多个DDR空间的物理地址和猝发长度信息,并将得到的结果传输至写地址分配模块;写地址分配模块将得到的物理地址和猝发长度信息,结合DDR控制的器ID等信息并行输出四个(具备向下兼容和扩展功能)写DDR地址通道中;写数据扩充模块将输入的数据长度补充至多个DDR的整数倍,并将扩充后的数据输出到写数据分配模块;写数据分配模块将接受的数据轮询写入多个DDR中,形成并行的多路写DDR通道数据。本专利技术可以同时管理N个(N>0)DDR控制器(具备扩展能力),支持M个(M>0)读写端口(具备扩展能力)的并行读写访问能力,具备高效的多组的DDR读写访问的仲裁和带宽均衡能力和标准的AXI接口。用户可以通过标准接口方便地进行多组DDR访问,能够满足雷达信号处理领域的FPGA开发需求。附图说明图1为多DDR控制器管理模块(N=4,M=8)框架示意图。图2为交换开关输入输出接口示意图。图3为端口1适配器输入输出接口示意图。图4为端口适配器框架示意图。图5为读通道结构示意图。图6为写通道结构示意图。具体实施方式下面结合附图对本专利技术做进一步阐述。本专利技术提供了一种基于AXI总线的多DDR控制器管理模块,包括N个(N为整数,N>0)DDR控制器、N个(N为整数,N>0)交换开关、M个(M为整数,M>0)端口适配器,M>N;所述交换开关的数量与DDR控制器的数量相同;所述每个交换开关一端与一个DDR控制器电连接,另一端通过全通网络与M个端口适配器电连接,所述端口适配器另一端用于与用户端电连接;所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号;所述交换开关用于通过全通网络和端口适配器对L个(L>0)用户端的读写地址和数据进行交换和仲裁,输出仲裁后的读写地址和数据信号给DDR控制器,所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作。如图1所示,基于AXI总线的多DDR控制器管理模块,可以同时管理N个(N>0)DDR控制器(具备扩展能力),支持M个(M>0)读写端口(具备扩展能力)的并行读写访问能力。为了方便描述,下面以八(M=8)端口四(N=4)DDR控制器管理模块(具备向下兼容和扩展功能)为例进行说明,包括:四个DDR控制器,各个DDR控制器独立对所控制的DDR芯片进行读写访问操作。四个交换开关,用于对八个用户端的读写地址和数据进行交换和仲裁,输出仲裁后的读写地址和数据信号;八个端口适配器,用于将用户端口的读写操作按照带宽平均分配的原则转换为四个DDR控制器的读写操作。八个用户端的读写端口分别连接到八个端口适配器上,每个端口适配器(参照图3)输出四个DDR读写信号与四个交换开关相连。八个端口适配器与四个交换开关通过一个全通网络互连;每个交换开关输入八个端口的读写信号,进行仲裁后输出一个通道的读写控制信号;四个交换开关分别与四个DDR控制器相连,每个DDR控制器控制一个片外DDR芯片。为了简化框架描述本文档来自技高网
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【技术保护点】
1.一种基于AXI总线的多DDR控制器管理模块,其特征在于:包括N个DDR控制器、N个交换开关、M个端口适配器;其中,N为整数,N>0;M为整数,M>0;M>N;所述交换开关的数量与DDR控制器的数量相同;所述每个交换开关一端与一个DDR控制器电连接,另一端通过全通网络与M个端口适配器电连接,所述端口适配器另一端用于与用户端电连接;所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号;所述交换开关用于通过全通网络和端口适配器对L个用户端的读写地址和数据进行交换和仲裁,输出仲裁后的读写地址和数据信号给DDR控制器,所述DDR控制器根据所述读写控制信号对所控制的DDR芯片进行读写访问操作,其中,L>0。

【技术特征摘要】
1.一种基于AXI总线的多DDR控制器管理模块,其特征在于:包括N个DDR控制器、N个交换开关、M个端口适配器;其中,N为整数,N>0;M为整数,M>0;M>N;所述交换开关的数量与DDR控制器的数量相同;所述每个交换开关一端与一个DDR控制器电连接,另一端通过全通网络与M个端口适配器电连接,所述端口适配器另一端用于与用户端电连接;所述端口适配器用于将用户端的读写操作信号按照带宽平均分配的原则通过全通网络和交换开关转换为一个DDR控制器的读写操作信号;所述交换开关用于通过全通网络和端口适配器对L个用户端的读写地址和...

【专利技术属性】
技术研发人员:韩文俊孙健凌元吴庆楠
申请(专利权)人:中国电子科技集团公司第十四研究所
类型:发明
国别省市:江苏,32

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