具有三维沟道的复合栅IGBT芯片的制作方法技术

技术编号:19348690 阅读:30 留言:0更新日期:2018-11-07 16:18
本发明专利技术公开了一种具有三维沟道的复合栅IGBT芯片的制作方法,包括:在晶圆基片的上表面形成第一氧化层;对第一氧化层上的第一预设位置进行刻蚀,裸露出下方的晶圆基片;将P型杂质注入到裸露的晶圆基片的第二预设位置,并使其扩散第一结深形成P阱;对P阱上的第三预设位置进行刻蚀,形成沟槽,沟槽深度大于P阱深度;在沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层;在沟槽内以及第一氧化层和第二氧化层上形成多晶硅层,沟槽内的多晶硅填满沟槽;对多晶硅层上的第四预设位置进行刻蚀,裸露出沟槽的沟槽口以及部分P阱上方的第二氧化层。本发明专利技术制作方法制成的IGBT芯片既具有较好的耐压性,同时也增大了沟道密度,从而大幅度提升了芯片电流密度。

Fabrication method of composite gate IGBT chip with three dimensional trench

The invention discloses a method for fabricating a composite gate IGBT chip with three-dimensional channel, which includes: forming a first oxide layer on the upper surface of the wafer substrate; etching the first preset position on the first oxide layer to expose the wafer substrate below; injecting P-type impurities into the second preset position of the exposed wafer substrate; The third preset position on the P well is etched to form a groove, the groove depth is greater than the depth of the P well; the second oxide layer is formed on the inner surface of the groove and on the bare wafer substrate; the polycrystalline silicon layer is formed in the groove and on the first oxide layer and the second oxide layer, and the polycrystalline silicon layer is formed in the groove. Polycrystalline silicon fills the groove, etches the fourth preset position on the polycrystalline silicon layer, exposes the groove opening of the groove and the second oxide layer above part of the P well. The IGBT chip manufactured by the method of the invention not only has good voltage resistance, but also increases the channel density, thereby greatly improving the current density of the chip.

【技术实现步骤摘要】
具有三维沟道的复合栅IGBT芯片的制作方法
本专利技术涉及半导体器件
,尤其涉及一种具有三维沟道的复合栅IGBT芯片的制作方法。
技术介绍
绝缘栅双极型晶体管(IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件,由于其具有通态压降低,电流密度大,输入阻抗高以及响应速度快等特点,被广泛应用于轨道交通、智能电网、工业变频以及新能源开发等领域。现有的绝缘栅双极型晶体管(IGBT)的栅极通常为平面栅或沟槽栅。当绝缘栅双极型晶体管(IGBT)的栅极为平面栅时,则绝缘栅双极型晶体管(IGBT)制作工艺简单,对工艺设备要求较低,且平面栅的耐压性较好;但由于平面栅沟道区在表面,沟道密度受到芯片表面积大小限制,因此平面栅的电导调制效应较弱,从而使得其导通压降较高。当绝缘栅双极型晶体管(IGBT)的栅极为沟槽栅时,将沟道由横向转化为纵向,从而实现一维电流通道,有效消除平面栅沟道中的JFET效应,同时使沟道密度不再受芯片表面积限制,大大提高沟道密度从而大幅度提升芯片电流密度;但随着沟槽栅密度的增加,芯片饱和电流过大,弱化了芯片的短路性能,从而影响了芯片的安全工作区,同时也降低了芯片的耐压能力。因此,现如今亟需一种耐压能力大,同时又可以很好的避免芯片饱和电流过大,影响芯片的安全工作区的绝缘栅双极型晶体管(IGBT)芯片制作方法。
技术实现思路
本专利技术所要解决的技术问题是现有技术制成的绝缘栅双极型晶体管芯片不能在大幅度提升芯片电流密度的同时保证具有较大的耐压能力和宽安全工作区。为了解决上述技术问题,本专利技术提供了一种具有三维沟道的复合栅IGBT芯片的制作方法,包括:在晶圆基片的上表面形成第一氧化层;对所述第一氧化层上的第一预设位置进行刻蚀,裸露出下方的晶圆基片;将P型杂质注入到裸露的晶圆基片的第二预设位置,并使其扩散第一结深形成P阱;对所述P阱上的第三预设位置进行刻蚀,形成沟槽,所述沟槽深度大于所述P阱深度;在所述沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层;在所述沟槽内以及所述第一氧化层和第二氧化层上形成多晶硅层,所述沟槽内的多晶硅填满所述沟槽;对所述多晶硅层上的第四预设位置进行刻蚀,裸露出所述沟槽的沟槽口以及部分所述P阱上方的第二氧化层;使得所述第一氧化层和第二氧化层上的多晶硅形成平面栅极,所述沟槽内的多晶硅形成沟槽栅极。优选的是,在形成平面栅极和沟槽栅极后,还包括:在所述第四预设位置对应的所述P阱中注入P型杂质和N型杂质,并使所述P型杂质和N型杂质扩散第二结深形成相接触的P++区和N++区,所述第二结深小于所述第一结深。优选的是,所述P++区和N++区在所述P阱中交替设置。优选的是,所述P++区中的P型杂质的浓度大于所述P阱中P型杂质的浓度。优选的是,在形成所述P++区和N++区后,还包括:在所述多晶硅层上、裸露出的第二氧化层以及所述沟槽口上形成绝缘层;在所述绝缘层上形成钝化层;对所述钝化层的第五预设位置进行刻蚀,并对其下方对应位置的绝缘层和第二氧化层进行刻蚀,裸露出部分所述P++区和部分N++区,形成接触槽;在所述接触槽内以及所述钝化层上沉积金属层,形成源极。优选的是,所述接触槽位于所述沟槽栅极两侧,使得所述源极与所述晶圆基片上的每一个P++区和N++区均接触连接。优选的是,所述第一氧化层的厚度大于所述第二氧化层厚度,其所述第一氧化层和第二氧化层平缓连接。优选的是,在对所述第一氧化层进行刻蚀步骤和形成P阱步骤之间还包括:将N型杂质注入到裸露的晶圆基片的第二预设位置,并使其扩散第三结深形成N阱,所述第三结深大于所述第二结深。优选的是,本专利技术具有三维沟道的复合栅IGBT芯片的制作方法还包括:形成所述复合栅IGBT芯片背面结构。优选的是,形成所述复合栅IGBT芯片背面结构具体步骤为:在所述晶圆基片的下表面注入N型杂质,并使其扩散形成缓冲层;在所述缓冲层中注入P型杂质,并使其扩散形成阳极层;在所述阳极层上形成背部金属层。与现有技术相比,上述方案中的一个或多个实施例可以具有如下优点或有益效果:应用本专利技术实施例提供的具有三维沟道的复合栅IGBT芯片的制作方法,通过同一工艺制程将平面栅与沟槽栅整合于同一芯片上形成三维沟道,使得制成的复合栅IGBT芯片的栅极既包括平面栅又包括沟槽栅,因此利用本专利技术制作方法制成的IGBT芯片既具有较好的耐压性,同时也增大了沟道密度,从而大幅度提升了芯片电流密度。同时利用本专利技术制作方法制成的具有三维沟道的复合栅IGBT芯片,通过将第一氧化层的厚度设置为比第二氧化层的厚度大,来增大非沟道区的栅氧化层厚度,从而降低IGBT芯片的输出电容,减小IGBT芯片开关时的寄生电容效应。附图说明附图用来提供对本专利技术的进一步理解,并且构成说明书的一部分,与本专利技术的实施例共同用于解释本专利技术,并不构成对本专利技术的限制。在附图中:图1示出了本专利技术实施例一中具有三维沟道的复合栅IGBT芯片上表面的结构的制作方法的流程示意图;图2示出了本专利技术实施例一中具有三维沟道的复合栅IGBT芯片背面结构的制作方法过程示意图;图3示出了本专利技术实施例一中具有三维沟道的复合栅IGBT芯片结构的制作方法过程示意图;图4示出了利用本专利技术实施例一中具有三维沟道的复合栅IGBT芯片制作方法制成的具有三维沟道的复合栅IGBT芯片的结构示意图;图5示出了利用本专利技术实施例二中具有三维沟道的复合栅IGBT芯片制作方法制成的具有三维沟道的复合栅IGBT芯片的结构示意图。具体实施方式以下将结合附图及实施例来详细说明本专利技术的实施方式,借此对本专利技术如何应用技术手段来解决技术问题,并达成技术效果的实现过程能充分理解并据以实施。需要说明的是,只要不构成冲突,本专利技术中的各个实施例以及各实施例中的各个特征可以相互结合,所形成的技术方案均在本专利技术的保护范围之内。由于绝缘栅双极型晶体管(IGBT)具有通态压降低,电流密度大,输入阻抗高以及响应速度快等优点,因此被广泛应用于各个领域。现有的绝缘栅双极型晶体管(IGBT)的栅极通常为平面栅或沟槽栅。具有平面栅的绝缘栅双极型晶体管(IGBT)芯片制作工艺简单,对制成设备要求较低,且耐压性较好,但由于平面栅沟道密度受到芯片表面积大小限制,从而使得其导通压降较高。具有沟槽栅的绝缘栅双极型晶体管(IGBT)芯片可实现将沟道由横向转化为纵向,从而实现一维电流通道,大幅度提升芯片电流密度,但随着沟槽栅密度的增加,芯片饱和电流过大,弱化了芯片的短路性能,从而影响了芯片的安全工作区。实施例一为解决现有技术中存在的上述技术问题,本专利技术实施例提供了一种具有三维沟道的复合栅IGBT芯片的制作方法。图1示出了本专利技术实施例一中具有三维沟道的复合栅IGBT芯片的上表面结构的制作方法的流程示意图;图3示出了本专利技术实施例一中具有三维沟道的复合栅IGBT芯片制作方法过程示意图。参照图1和图3,本实施例具有三维沟道的复合栅IGBT芯片的制作方法包括如下步骤。步骤S101,在晶圆基片2的上表面形成第一氧化层1。优选地,晶圆基片2可选取硅片,第一氧化层1为二氧化硅。具体在硅片的上表面通过沉积的方式形成一层均匀的二氧化硅或直接在硅片上表面通过热氧化的方式形成一层均匀的二氧化硅。二氧化硅的厚度为0.5μm到2.5本文档来自技高网...

【技术保护点】
1.一种具有三维沟道的复合栅IGBT芯片的制作方法,其特征为,包括:在晶圆基片的上表面形成第一氧化层;对所述第一氧化层上的第一预设位置进行刻蚀,裸露出下方的晶圆基片;将P型杂质注入到裸露的晶圆基片的第二预设位置,并使其扩散第一结深形成P阱;对所述P阱上的第三预设位置进行刻蚀,形成沟槽,所述沟槽深度大于所述P阱深度;在所述沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层;在所述沟槽内以及所述第一氧化层和第二氧化层上形成多晶硅层,所述沟槽内的多晶硅填满所述沟槽;对所述多晶硅层上的第四预设位置进行刻蚀,裸露出所述沟槽的沟槽口以及部分所述P阱上方的第二氧化层,以使得所述第一氧化层和第二氧化层上的多晶硅形成平面栅极,并使得所述沟槽内的多晶硅形成沟槽栅极。

【技术特征摘要】
1.一种具有三维沟道的复合栅IGBT芯片的制作方法,其特征为,包括:在晶圆基片的上表面形成第一氧化层;对所述第一氧化层上的第一预设位置进行刻蚀,裸露出下方的晶圆基片;将P型杂质注入到裸露的晶圆基片的第二预设位置,并使其扩散第一结深形成P阱;对所述P阱上的第三预设位置进行刻蚀,形成沟槽,所述沟槽深度大于所述P阱深度;在所述沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层;在所述沟槽内以及所述第一氧化层和第二氧化层上形成多晶硅层,所述沟槽内的多晶硅填满所述沟槽;对所述多晶硅层上的第四预设位置进行刻蚀,裸露出所述沟槽的沟槽口以及部分所述P阱上方的第二氧化层,以使得所述第一氧化层和第二氧化层上的多晶硅形成平面栅极,并使得所述沟槽内的多晶硅形成沟槽栅极。2.根据权利要求1所述的制作方法,其特征为,在形成平面栅极和沟槽栅极后,还包括:在所述第四预设位置对应的所述P阱中注入P型杂质和N型杂质,并使所述P型杂质和N型杂质扩散第二结深形成相接触的P++区和N++区,所述第二结深小于所述第一结深。3.根据权利要求2所述的制作方法,其特征为,所述P++区和N++区在所述P阱中交替设置。4.根据权利要求2所述的制作方法,其特征为,所述P++区中的P型杂质的浓度大于所述P阱中P型杂质的浓度。5.根据权利要求2-4中任意一项所述的制...

【专利技术属性】
技术研发人员:刘国友朱春林朱利恒
申请(专利权)人:株洲中车时代电气股份有限公司
类型:发明
国别省市:湖南,43

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