电容单元制造技术

本公开实施例提供一种电容单元。电容单元包括一第一PMOS晶体管、一第一NMOS晶体管、一第二PMOS晶体管以及一第二NMOS晶体管。第一PMOS晶体管耦接于一电源供应端以及一第一节点之间，具有耦接于一第二节点的栅极。第一NMOS晶体管耦接于一接地端以及第二节点之间，具有耦接于第一节点的栅极。第二PMOS晶体管具有耦接于第二节点的漏极与栅极，以及耦接于电源供应端或是第一节点的源极。第二NMOS晶体管具有耦接于第一节点的漏极与栅极，以及耦接于接地端或是第二节点的源极。第一PMOS晶体管和第一NMOS晶体管形成交互耦接的解耦合结构，具有串联通道阻抗的MOS电容值，以增加静电放电保护并降低栅极漏电流。

Capacitance unit

The public embodiment provides a capacitance unit. The capacitor unit includes a first PMOS transistor, a first NMOS transistor, a second PMOS transistor and a second NMOS transistor. The first PMOS transistor is coupled between a power supply terminal and a first node, and has a gate coupled to a second node. The first NMOS transistor is coupled between the ground terminal and the second node, and has a gate coupled to the first node. The second PMOS transistor has a drain and gate coupled to the second node, and a source coupled to the power supply or the first node. The second NMOS transistor has a drain and gate coupled to the first node, and a source coupled to the ground terminal or the second node. The first PMOS transistor and the first NMOS transistor form an interactive decoupling structure with series channel impedance to increase ESD protection and reduce gate leakage current.

【技术实现步骤摘要】
电容单元
本公开有关于一种电容单元，且特别有关于一种可提供MOS电容值的电容单元。
技术介绍
集成电路(IC)的电源供应线可提供电流对集成电路中的主动和无源元件进行充电和放电。例如，数字互补金属氧化物半导体(CMOS)电路会在脉冲转变时汲取电流。在电路操作期间，电源供应线会提供具有较高强度的瞬间电流，其可能在电源线中产生电压噪声。当瞬间电流的变动时间变短或是寄生电感或寄生电阻变大时，电源供应线中的电压将变动。集成电路的操作频率可能在几百兆赫兹(MHz)到几千兆赫兹(GHz)。在这样的电路中，脉冲信号的上升时间非常短，而供应线中的电压变化可能非常大。为电路供电的电源供应线中所出现的不期望的电压变化可能对其内部信号造成噪声，并降低噪声限度。噪声限度的降低可能会降低电路的可靠性，甚至导致电路故障。为了降低电源供应线上的电压变化，通常在不同的电源供应线之间或电源供应线与接地线之间使用滤波或解耦合(de-coupling)电容。解耦合电容可作为电荷储存器，其会另外向电路提供电流以防止电源电压的瞬间下降。
技术实现思路
本公开提供一种电容单元。电容单元包括一第一PMOS晶体管、一第一NMOS晶体管、一第二PMOS晶体管以及一第二NMOS晶体管。第一PMOS晶体管耦接于一电源供应端以及一第一节点之间，具有耦接于一第二节点的栅极。第一NMOS晶体管耦接于一接地端以及第二节点之间，具有耦接于第一节点的栅极。第二PMOS晶体管具有耦接于第二节点的漏极与栅极，以及耦接于电源供应端或是第一节点的源极。第二NMOS晶体管具有耦接于第一节点的漏极与栅极，以及耦接于接地端或是第二节点的源极。附图说明图1为显示根据本专利技术一些实施例所述的电容单元，其可作为解耦合电容；图2A为显示根据本专利技术一些实施例所述的图1的电容单元的上视图；图2B为显示图2A中沿着线A-AA的剖面图；图3为显示根据本专利技术一些实施例所述的电容单元，其可作为解耦合电容；图4A为显示根据本专利技术一些实施例所述的图3的电容单元的上视图；图4B为显示图4A中沿着线B-BB的剖面图；图5A为显示根据本专利技术一些实施例所述的电容单元，其可作为解耦合电容；图5B为显示根据本专利技术一些实施例所述的图5A的电容单元的上视图；图5C为显示图5B中沿着线C-CC的剖面图；图6A为显示根据本专利技术一些实施例所述的电容单元，其可作为解耦合电容；图6B为显示根据本专利技术一些实施例所述的图6A的电容单元的上视图；图6C为显示图6B中沿着线D-DD的剖面图；图7A为显示图1的电容单元中半导体控制整流器300A的电源噪声触发等效电路；图7B为显示图7A的半导体控制整流器的剖面图；图8A为显示图1的电容单元中半导体控制整流器的接地噪声触发等效电路；以及图8B为显示图8A的半导体控制整流器的剖面图。附图标记说明：100A-100D～电容单元；110～N型井区；115～P型基底；120～P型井区；130A-130E～绝缘区；140、140A-140D、140A_1、140A_2～N+掺杂区；150、150A-150D、150A_1、150A_2～P+掺杂区；210A-210D、220A-220D～栅极金属；300A、300B～半导体控制整流器；B～基极区；D、Dc～漏极区；MN1-MN3、MN3_1、MN3_2～NMOS晶体管；MP1-MP3、MP3_1、MP3_2～PMOS晶体管；n1A-n1D～第一节点；n2A-n2D～第二节点；I1、～集极电流；I2、～分流电流；Path1-Path2～低阻抗路径；Q1-Q2～双极接面晶体管；RPath1、RPath2、Rw、Rs～电阻；S、Sc～源极区；VDD～电源供应端；以及VSS～接地端。具体实施方式为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合说明书附图，作详细说明如下：以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。另外，以下公开书不同范例可能重复使用相同的参考符号和/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例和/或结构之间有特定的关系。下文描述实施例的各种变化。通过各种视图与所绘示的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。图1为显示根据本专利技术一些实施例所述的电容单元100A，其可作为解耦合(de-coupling)电容。电容单元100A能提供电容值，用以降低在集成电路(IC)中电源供应线上的噪声。电容单元100A包括PMOS晶体管MP1与NMOS晶体管MN1。PMOS晶体管MP1是耦接于电源供应端VDD与第一节点n1A之间，而PMOS晶体管MP1的栅极是耦接于第二节点n2A。NMOS晶体管MN1是耦接于接地端VSS与第二节点n2A之间，NMOS晶体管MN1的栅极是耦接于第一节点n1A。PMOS晶体管MP1与NMOS晶体管MN1形成交互耦接的解耦合结构，其可提供具有串联通道阻抗的MOS电容值，用以增加静电放电(electrostaticdischarge，ESD)保护并降低栅极漏电流。电容单元100A还包括PMOS晶体管MP2与NMOS晶体管MN2。PMOS晶体管MP2是耦接于第一节点n1A与第二节点n2A之间，而PMOS晶体管MP2的栅极是经由第二节点n2A而耦接于NMOS晶体管MN1的漏极。NMOS晶体管MN2也耦接于第一节点n1A与第二节点n2A之间，而NMOS晶体管MN2的栅极是经由第一节点n1A而耦接于PMOS晶体管MP1的漏极。在一些实施例，在电容单元100A中，PMOS晶体管MP1与MP2的基极(bulk)是耦接于电源供应端VDD，而NMOS晶体管MN1与MN2的基极是耦接于接地端VSS。在一些实施例中，PMOS晶体管MP1与MP2的基极是耦接于其他电压。例如，PMOS晶体管MP1与MP2的基极皆耦接于其他电压，或是，PMOS晶体管MP1与MP2的基极是耦接于不同电压。图2A为显示根据本专利技术一些实施例所述的图1的电容单元100A的上视图，而图2B为显示图2A中沿着线A-AA的剖面图。同时参考图1、图2A与图2B，在P型基底115的N型井区110中的晶体管阵列会形成PMOS晶体管MP1与MP2。N+掺杂区140形成在N型井区110内并在两绝缘区130A与130B之间，例如浅沟渠隔离(STI)。在一些实施例中，N型井区110是经由N+掺杂区140而耦接于电源供应端VDD，且N型井区110会形成PMOS晶体管MP1与MP2的基极B。为了简化说明，将省略描述在N+掺杂区140、P+掺杂区150A-150C、第一节点n1A、第二节点n2A以及电源供应端VDD之间的接点、导通孔以及金属层。P+掺杂区150A、150B与150C形成在N型井区110中，以及P+掺杂区150B是设置在P+掺杂区150A与150C之间。栅极金属(栅极)210A与210B是形成在N型井区110上。栅极金属210A是设置在P+掺杂区150A与150B之间。在一些实施例中，栅极金属210A以及P+掺杂区150A与150B会形成P本文档来自技高网...

【技术保护点】
1.一种电容单元，包括：一第一PMOS晶体管，耦接于一电源供应端以及一第一节点之间，具有耦接于一第二节点的栅极；一第一NMOS晶体管，耦接于一接地端以及上述第二节点之间，具有耦接于上述第一节点的栅极；一第二PMOS晶体管，具有耦接于上述第二节点的漏极与栅极，以及耦接于上述电源供应端或是上述第一节点的源极；以及一第二NMOS晶体管，具有耦接于上述第一节点的漏极与栅极，以及耦接于上述接地端或是上述第二节点的源极。

【技术特征摘要】
2017.04.24 US 15/495,1061.一种电容单元，包括：一第一PMOS晶体管，耦接于一电源供应端以及一第一节点之间，具有耦接于一第二节点的栅极；一第一NMOS晶体管，耦接于一接地端以及上述第...

【专利技术属性】
技术研发人员：黄乾燿，林文杰，许家维，苏郁迪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71