半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，相邻所述鳍部之间的距离相等；在所述鳍部侧壁上形成保护层；采用第一刻蚀工艺刻蚀去除所述隔离区部分厚度的保护层和鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。本发明专利技术将刻蚀所述隔离区鳍部的步骤分为两步，从而可以增大去除隔离区鳍部的刻蚀工艺窗口，且减小对相邻器件区鳍部的刻蚀损伤。

Semiconductor structure and its forming method

A semiconductor structure and its forming method include: providing a substrate comprising adjacent device regions and isolation regions, forming discrete fins on the substrate with equal distances between adjacent fins, forming a protective layer on the side wall of the fin, and removing the isolation by first etching process. The remaining fins of the isolation zone are etched by a second etching process using the remaining protective layer as a mask to form a pseudo-fin; the remaining protective layer is removed after the second etching process; and after the remaining protective layer is removed, an isolation structure is formed on the substrate. The top of the fin part is lower than the top part of the fin part of the device area, and is higher than the top of the pseudo fin part. The invention divides the steps of etching the fins of the isolation zone into two steps, thereby enlarging the etching process window for removing the fins of the isolation zone and reducing the etching damage to the fins of the adjacent device zone.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造领域中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。但是，现有技术半导体结构的电学性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部之间的距离相等；在所述鳍部的侧壁上形成保护层；采用第一刻蚀工艺，刻蚀去除所述隔离区部分厚度的所述保护层和所述鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。相应的，本专利技术还提供一种半导体结构，包括：衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上具有分立的鳍部，其中，相邻所述鳍部之间的距离相等；保护层，位于所述鳍部的侧壁上。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术将刻蚀所述隔离区鳍部的步骤分为两步，通过第一刻蚀工艺，在去除所述隔离区部分厚度鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，通过第二刻蚀工艺，以剩余保护层为掩膜刻蚀所述隔离区的剩余鳍部，且使所述剩余保护层对所述器件区鳍部起到保护作用；因此，相比未形成保护层且一步刻蚀所述隔离区鳍部的方案，本专利技术可以增大去除所述隔离区鳍部的刻蚀工艺窗口(ProcessWindow)，提高所述隔离区鳍部的去除效果，且在刻蚀所述隔离区鳍部的过程中，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，从而可以提高所形成半导体结构的电学性能。可选方案中，在所述第一刻蚀工艺后，所述隔离区的剩余鳍部高度为至所述第一刻蚀工艺的刻蚀量设置合理，从而权衡所述第一刻蚀工艺的刻蚀量以及所述器件区鳍部受到横向刻蚀等离子体损伤两个方面；也就是说，在所述第一刻蚀工艺的步骤中，在尽可能多地刻蚀所述隔离区鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，且有利于降低后续第二刻蚀工艺的工艺难度，从而有利于提高所述隔离区鳍部的去除效果。可选方案中，形成所述保护层的工艺为原子层沉积工艺，所述保护层还形成于所述鳍部顶部以及鳍部露出的衬底上，因此在刻蚀所述隔离区鳍部的过程中，所述保护层还可以对所述隔离区的衬底起到保护作用，以减小所述衬底受到的刻蚀损耗，有利于改善所形成半导体结构的电学性能。本专利技术提供一种半导体结构，所述半导体结构包括衬底，所述衬底包括器件区和隔离区，所述衬底上具有分立的鳍部，相邻所述鳍部之间的距离相等；所述鳍部的侧壁上具有保护层。所述隔离区用于形成半导体器件之间的隔离结构，相应的，所述隔离区的鳍部为待刻蚀鳍部，因此在去除所述隔离区鳍部的过程中，所述保护层可以对所述器件区鳍部起到保护作用，从而可以增大去除所述隔离区鳍部的刻蚀工艺窗口，提高所述隔离区鳍部的去除效果，而且可以减小对相邻器件区鳍部造成的横向刻蚀等离子体损伤，从而有利于提高所形成半导体结构的电学性能。附图说明图1是一种半导体结构的结构示意图；图2至图11是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图。具体实施方式由
技术介绍
可知，现有技术半导体结构的电学性能有待提高。分析其原因在于：在半导体制造中，随着特征尺寸的不断减小，为了有效地填补更小节点的光刻技术空白、改进相邻半导体图形之间的最小间距(pitch)、以及改善线宽粗糙度(LinerWidthRoughness，LWR)和线边缘粗糙度(LinerEdgeRoughness，LER)，自对准工艺越来越被广泛地应用于鳍部形成工艺中，例如自对准双重图形化(Self-alignedDoublePatterned，SADP)工艺。其中，根据实际版图(layout)设计，衬底各区域的图形密度并非完全相同，按照衬底表面图形密度区分，衬底包括图形密集区(DenseArea)和图形稀疏区(ISOArea)。相应的，相邻鳍部之间的距离(pitch)也并非完全相同。结合参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括衬底10以及位于所述衬底10上分立的鳍部(未标示)。以所述半导体结构为6T的SRAM为例，所述鳍部包括用于形成N型器件的第一鳍部11以及用于形成P型器件的第二鳍部12，因此相邻第一鳍部11和第二鳍部12之间的距离(pitch)与相邻两个第一鳍部11之间的距离不同，相邻两个第一鳍部11之间的距离也不同。当相邻鳍部距离不同时，通常采用自对准双重图形化工艺形成硬掩膜层后，去除部分区域的硬掩膜层，以剩余硬掩膜层为掩膜进行刻蚀，形成衬底和鳍部；但在刻蚀形成所述鳍部的过程中容易出现刻蚀负载效应(etchloadingeffect)，从而导致所形成鳍部的形貌对称性较差，所述鳍部容易因两侧应力不对称而出现弯曲的问题。为了解决相邻鳍部距离不同所带来的问题，提出了一种等距离(EqualPitch)鳍部的方案。具体地，采用自对准双重图形化工艺形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的器件区和隔离区，其中，相邻所述鳍部之间的距离相等；刻蚀去除所述隔离区的鳍部。但是，在刻蚀去除所述隔离区的鳍部的过程中，所述刻蚀工艺还容易对相邻的器件区鳍部造成横向刻蚀等离子体损伤，且随着刻蚀工艺的进行，所述器件区鳍部受到的损伤越来越严重，从而导致去除所述隔离区鳍部的工艺受到限制。为了解决所述技术问题，本专利技术将刻蚀所述隔离区鳍部的步骤分为两步，通过第一刻蚀工艺，在去除所述隔离区部分厚度鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，通过第二刻蚀工艺，以剩余保护层为掩膜刻蚀所述隔离区的剩余鳍部，且使剩余所述保护层对所述器件区鳍部起到保护作用；因此，相比未形成保护层且一步刻蚀所述隔离区鳍部的方案，本专利技术可以增大去除所述隔离区鳍部的刻蚀工艺窗口，提高所述隔离区鳍部的去除效果，且在刻蚀所述隔离区鳍部的过程中，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，从而可以提高所形成半导体结构的电学性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图2至图11是本专利技术半导体结构的形成本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部之间的距离相等；在所述鳍部的侧壁上形成保护层；采用第一刻蚀工艺，刻蚀去除所述隔离区部分厚度的所述保护层和所述鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部之间的距离相等；在所述鳍部的侧壁上形成保护层；采用第一刻蚀工艺，刻蚀去除所述隔离区部分厚度的所述保护层和所述鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅。3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺；在所述鳍部的侧壁上形成保护层的步骤中，所述保护层还形成于所述鳍部顶部以及鳍部露出的衬底上。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为至5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀工艺，所述第一刻蚀工艺的参数包括：刻蚀气体包括N2和H2的混合气体、或O2和CO的混合气体，工艺时间为60秒至600秒，工艺压强为10毫托至50毫托，源功率为300瓦至800瓦，偏置功率为50瓦至300瓦。6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一刻蚀工艺后，所述第二区域的剩余鳍部的高度为至7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀工艺，所述第二刻蚀工艺的参数包括：刻蚀气体包括O2、CF4、HBr和Cl2，工艺时间为30秒至300秒，工艺压强为3毫托至12毫托，源功率为200瓦至800瓦，偏置功率为150瓦至500瓦。8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述鳍部的侧壁上形成保护层后，进行第一刻蚀工艺之前，还包括：在所述衬底上形成平坦层，所述平坦层覆盖所述鳍部顶部；在所述平坦层上形成抗反射涂层；在所述抗反射涂层上形成图形化的光刻胶层...

【专利技术属性】
技术研发人员：胡华勇，林益世，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31