三维半导体器件制造技术

技术编号:19324455 阅读:23 留言:0更新日期:2018-11-03 12:52
一种三维半导体器件包括:顺序堆叠在基板上的栅电极;穿过栅电极并且连接到基板的沟道结构;绝缘间隙填充图案,提供在沟道结构内并且当在俯视图中看时被沟道结构围绕;以及导电图案,在绝缘间隙填充图案上。绝缘间隙填充图案的至少一部分被接收在导电图案中,并且导电图案的至少一部分插设在绝缘间隙填充图案的所述至少一部分和沟道结构之间。

Three dimensional semiconductor device

A three-dimensional semiconductor device includes: gate electrodes stacked sequentially on the substrate; channel structures that pass through the gate electrodes and are connected to the substrate; insulating gap filling patterns that are provided within the channel structure and surrounded by the channel structure when viewed in an overhead view; and conductive patterns that are on the insulating gap filling patterns. At least part of the insulating gap filling pattern is received in the conductive pattern, and at least part of the conductive pattern is inserted between the at least part of the insulating gap filling pattern and the channel structure.

【技术实现步骤摘要】
三维半导体器件
本专利技术构思涉及一种半导体器件,具体地,涉及其中存储单元被三维地布置的三维半导体器件。
技术介绍
需要半导体器件的更高的集成来满足消费者对以低廉价格提供优异性能的电子产品的需求。在半导体器件的情况下,由于它们的集成是决定产品价格的重要因素,所以特别需要提高的集成。在通常的二维或平面半导体存储器件的情况下,由于它们的集成主要由单位存储单元占据的面积决定,所以集成受到精细图案形成技术的水平的很大影响。然而,提高图案精细度所需的非常昂贵的工艺设备对提高二维或平面半导体器件的集成设定了实际的限制。为了克服这样的限制,已经提出包括三维布置的存储单元的三维(3D)半导体器件。然而,在实现3D半导体器件的低成本、大批量生产上存在显著的制造障碍,特别是在维持或超过它们的2D对应物的操作可靠性的3D器件的大批量制造中。
技术实现思路
根据本专利技术构思的一些示例,一种三维半导体器件包括:多个层的叠层(stackoflayers),包括一个在另一个之上地设置在基板上的栅电极;沟道结构,延伸穿过栅电极并且连接到基板;绝缘间隙填充图案,设置在沟道结构内并且当在俯视图中看时被沟道结构围绕;以及导电图案,在绝缘间隙填充图案上。绝缘间隙填充图案的一部分延伸到导电图案中,并且导电图案的至少一部分插设在绝缘间隙填充图案的所述部分和沟道结构之间。此外,根据本专利技术构思的一些示例,一种三维半导体器件包括:多个层的叠层,包括一个在另一个之上地设置在基板上的栅电极;沟道结构,延伸穿过栅电极到基板;绝缘间隙填充图案,设置在沟道结构内并且当在俯视图中看时被沟道结构围绕;以及导电图案,在绝缘间隙填充图案上。绝缘间隙填充图案包括覆盖沟道结构的内表面的第一绝缘图案以及设置在第一绝缘图案内的第二绝缘图案。第二绝缘图案包括相对于第一绝缘图案具有蚀刻选择性的材料,并且第二绝缘图案的一部分延伸到导电图案中。此外,根据本专利技术构思的一些示例,一种三维半导体器件包括:基板,具有上表面;多个层的叠层,包括一个在另一个之上地设置在基板的上表面上的栅电极;沟道结构,垂直地延伸穿过栅电极并包括半导体材料的管状主体;电绝缘材料的绝缘间隙填充图案,设置在沟道结构的管状主体内并且当在俯视图中看时被其围绕;以及导电材料的导电图案,覆盖绝缘间隙填充图案。导电图案具有第一部分和第二部分,第一部分具有面向基板的底表面,第二部分设置在第一部分的径向外侧并具有面向基板的底表面。相对于基板的上表面,导电图案的第一部分的底表面位于比导电图案的第二部分的底表面的水平高的水平处。与导电图案的第一部分的底表面所在的水平相比,导电图案的第二部分的底表面位于与栅电极中的最上面一个的水平更靠近的水平处。绝缘间隙填充图案具有芯部分和在芯部分周围延伸的外壳部分。而且,在绝缘间隙填充图案的端部处,部分的芯部分突出超过外壳部分并进入导电图案中。附图说明从以下结合附图的简要描述,本专利技术构思将被更清楚地理解。附图表示如这里所述的本专利技术构思的非限制性的示例。图1是示意地示出根据本专利技术构思的一些示例的三维半导体存储器件的单元区域的电路图。图2是示出根据本专利技术构思的一些示例的三维半导体器件的透视图。图3是沿着图2的线I-I'截取的剖视图,用于示出根据本专利技术构思的一些示例的三维半导体存储器件。图4是图3的部分“A”的放大图。图5是被提供为对应于图3的部分“A”的透视图,用于示出根据本专利技术构思的一些示例的绝缘间隙填充图案和导电图案。图6、图7、图8、图9、图10、图11、图12、图13和图14是三维半导体器件在其制造过程中的在对应于图2的线I-I'的方向上截取的剖视图,并一起示出根据本专利技术构思的制造三维半导体器件的方法的一些示例。图15是图11的部分“B”的放大图。图16是放大剖视图,其被提供为对应于图3的部分“A”并示出根据本专利技术构思的一些示例的三维半导体器件的示例。图17是放大剖视图,其被提供为对应于图3的部分“A”并示出根据本专利技术构思的一些示例的三维半导体器件的另一示例。图18是放大剖视图,其被提供为对应于图3的部分“A”并示出根据本专利技术构思的一些其它示例的三维半导体器件。图19是沿着图2的线I-I'截取的剖视图,用于示出根据本专利技术构思的一些示例的三维半导体存储器件。图20是三维半导体存储器件在其制造过程中的在对应于图2的线I-I'的方向上截取的剖视图,用于示出根据本专利技术构思的制造三维半导体存储器件的方法的一些示例。图21是示意性示出根据本专利技术构思的一些示例的三维半导体存储器件的单元区域的电路图。图22是示出根据本专利技术构思的一些示例的三维半导体器件的剖视图。应当注意,这些附图旨在说明在某些示例性的示例中使用的方法、结构和/或材料的一般特性,并对下面提供的书面描述进行补充。然而,这些附图没有按比例,可能没有精确地反映任何给定示例的精确结构或性能特征,并且不应被解释为限定或限制本专利技术构思涵盖的值或性能的范围。例如,为了清楚起见,分子、层、区域和/或结构元件的相对厚度和位置可以缩小或夸大。各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。具体实施方式现在将参照附图更充分地描述本专利技术构思,附图中示出了本专利技术构思的示例。图1是示意性示出根据本专利技术构思的三维半导体存储器件的示例的单元区域的电路图。参照图1,三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL可以是设置在基板上的导电图案或形成在基板中的杂质区域。位线BL可以是与基板垂直地间隔开的导电图案(例如金属线)。位线BL可以被二维地布置,并且多个单元串CSTR可以并联连接到每个位线BL。单元串CSTR可以共同连接到公共源极线CSL。例如,多个单元串CSTR可以设置在位线BL与公共源极线CSL之间。在某些示例中,多个公共源极线CSL可以被二维地布置在基板上。在一些示例中,公共源极线CSL可以处于相同的电位差(potentialdifference),但是在某些示例中,公共源极线CSL可以彼此电分离,并因此可以被独立地控制。每个单元串CSTR可以包括联接到公共源极线CSL的接地选择晶体管GST、联接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。此外,接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同地连接到接地选择晶体管GST的源极区域。此外,至少一个接地选择线GSL、多个字线WL0-WL3和多个串选择线SSL可以设置在公共源极线CSL和位线BL之间,并可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外,每个存储单元晶体管MCT可以包括数据存储元件。图2是示出根据本专利技术构思的三维半导体器件的透视图。图3是沿着图2的线I-I'截取的剖视图。图4是图3的部分“A”的放大图。图5是根据本专利技术构思的三维半导体器件的绝缘间隙填充图案和导电图案的示例的透视图,对应于图3中的器件的部分“A”。参照图2和图3,叠层SS可以提供在基板100上。叠层SS可以包括交替且重复堆叠在基板100上的多个绝缘层110和多个栅电极155本文档来自技高网...

【技术保护点】
1.一种三维半导体器件,包括:多个层的叠层,包括一个在另一个之上地设置在基板上的栅电极;沟道结构,延伸穿过所述栅电极并且连接到所述基板;绝缘间隙填充图案,设置在所述沟道结构内并且当在俯视图中看时被所述沟道结构围绕;以及导电图案,在所述绝缘间隙填充图案上,其中所述绝缘间隙填充图案的一部分延伸到所述导电图案中,并且所述导电图案的至少一部分插设在所述绝缘间隙填充图案的所述部分与所述沟道结构之间。

【技术特征摘要】
2017.04.25 KR 10-2017-00531031.一种三维半导体器件,包括:多个层的叠层,包括一个在另一个之上地设置在基板上的栅电极;沟道结构,延伸穿过所述栅电极并且连接到所述基板;绝缘间隙填充图案,设置在所述沟道结构内并且当在俯视图中看时被所述沟道结构围绕;以及导电图案,在所述绝缘间隙填充图案上,其中所述绝缘间隙填充图案的一部分延伸到所述导电图案中,并且所述导电图案的至少一部分插设在所述绝缘间隙填充图案的所述部分与所述沟道结构之间。2.根据权利要求1所述的器件,其中所述导电图案包括:第一部分,在所述绝缘间隙填充图案的所述部分的顶表面上;和第二部分,从所述第一部分沿着所述绝缘间隙填充图案的所述部分的侧表面延伸并插设在所述绝缘间隙填充图案的所述部分与所述沟道结构之间。3.根据权利要求2所述的器件,其中相对于所述基板,所述导电图案的所述第一部分的底表面位于比所述导电图案的所述第二部分的底表面的水平高的水平处。4.根据权利要求2所述的器件,其中所述导电图案的所述第二部分围绕所述绝缘间隙填充图案的所述部分的所述侧表面。5.根据权利要求4所述的器件,其中当在俯视图中看时,所述导电图案的所述第二部分被所述沟道结构围绕。6.根据权利要求5所述的器件,其中所述导电图案具有与所述沟道结构的最上表面共平面的顶表面。7.根据权利要求1所述的器件,其中所述绝缘间隙填充图案包括:第一绝缘图案,覆盖所述沟道结构的内表面;和第二绝缘图案,在所述第一绝缘图案内,其中所述第二绝缘图案的上部延伸到所述导电图案中,并且所述导电图案的所述至少一部分插设在所述第二绝缘图案的所述上部与所述沟道结构之间。8.根据权利要求7所述的器件,其中所述第二绝缘图案包括相对于所述第一绝缘图案具有蚀刻选择性的材料。9.根据权利要求7所述的器件,其中相对于所述基板,所述第一绝缘图案终止在所述第二绝缘图案的所述上部下面的水平处,并且所述第二绝缘图案的所述上部的侧表面被所述导电图案的所述至少一部分围绕。10.根据权利要求7所述的器件,其中所述导电图案具有:第一部分,在所述第二绝缘图案的顶表面上;和第二部分,从所述第一部分沿着所述第二绝缘图案的侧表面延伸并插设在所述第二绝缘图案和所述沟道结构之间。11.根据权利要求10所述的器件,其中相对于所述基板,所述第二绝缘图案的所述顶表面位于比所述第一绝缘图案的最上表面的水平高的水平处,并且所述导电图案的所述第二部分与所述第一绝缘图案的所述最上表面接触。12.根据权利要求11所述的器件,其中当在俯视图中看时,所述导电图案的所述第二部分被所述沟道结构围绕,并且相对于所述基板,所述沟道结构具有位于比所述第二绝缘图案的所述顶表面的水平高的水平处的最上表面。13.根据权利要求7所述的器件,其中所述第二绝缘图案具有在其中的空隙。14.根据权利要求1所述的器件,其中所述沟道结构包括:下半导体图案,在所述基板的至少一部分中延伸;和上半导体图案,与所述基板间隔开而使所述下半导体图案插设在其间,其中所述绝缘间隙填充图案设置在所述上半导体图案内从而当在俯视图中看时被所述上半导体图案围绕,并且所述导电图案的所述至少一部分插设在所述绝缘间隙填充图案的所述部分与所述上半导...

【专利技术属性】
技术研发人员:崔至薰金成吉金智美金泓奭南泌旭安宰永
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:韩国,KR

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