半导体器件、集成电路芯片及其形成方法技术

IC芯片包括逻辑电路单元阵列和静态随机存取存储器(SRAM)单元阵列。逻辑电路单元阵列包括在第一方向彼此邻接的多个逻辑电路单元。逻辑电路单元阵列包括均在第一方向上延伸跨越至少三个邻接的逻辑电路单元的一个或多个连续的第一鳍线。静态随机存取存储器(SRAM)单元阵列包括在第一方向上彼此邻接的多个SRAM单元。SRAM单元阵列包括不连续的第二鳍线。本发明专利技术还提供了半导体器件及形成IC芯片的方法。

Semiconductor device, integrated circuit chip and forming method thereof

The IC chip includes logical circuit unit array and static random access memory (SRAM) cell array. The logic circuit unit array includes a plurality of logical circuit units adjacent to each other in the first direction. The array of logical circuit units includes one or more continuous first finlines extending in the first direction across at least three adjacent logical circuit units. Static Random Access Memory (SRAM) cell arrays include multiple SRAM cells adjacent to each other in the first direction. The SRAM cell array consists of discontinuous second finlines. The invention also provides a semiconductor device and a method for forming the IC chip.

【技术实现步骤摘要】
半导体器件、集成电路芯片及其形成方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及半导体器件、集成电路芯片及其形成方法。
技术介绍
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已经成为高速通信、图像处理和芯片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量增加以满足每个新技术时代的性能要求。随着硅技术从一代到下一代的不断扩大，本征阈值电压(Vt)变化对最小几何尺寸块状平面晶体管的影响降低了互补金属氧化物半导体(CMOS)SRAM单元静态噪声容限(SNM)。由越来越小的晶体管几何形状引起的SNM的这种减少是不期望的。当Vcc按比例缩小至较低电压时，SNM进一步减小。为了解决SRAM问题并且提高单元的收缩能力，在某些应用中经常考虑鳍式场效应晶体管(FinFET)器件。FinFET提供速度和器件稳定性。FinFET具有与顶面和相对侧壁相关联的沟道(称为鳍沟道)。可以从额外的侧壁器件宽度(Ion性能)以及更好的短沟道控制(亚阈值泄漏)获得益处。因此，预期FinFET在栅极长度缩放和本征Vt波动方面具有优势。然而，现有的FinFETSRAM器件仍然存在缺陷，例如与单元写入容限或芯片速度相关的缺陷。因此，虽然现有的FinFETSRAM器件通常已经足以满足其预期目的，但它们还没有在各个方面完全令人满意。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路(IC)芯片，包括：逻辑电路单元阵列，包括在第一方向上彼此邻接的多个逻辑电路单元，其中，所述逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个连续的第一鳍线在所述第一方向上延伸跨越至少三个邻接的逻辑电路单元；以及静态随机存取存储器(SRAM)单元阵列，包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述静态随机存取存储器单元阵列包括不连续的第二鳍线。根据本专利技术的另一方面，提供了一种半导体器件，包括：多个逻辑电路单元，在第一方向上彼此相邻地设置；第一鳍线，在所述第一方向上连续延伸跨越至少三个所述逻辑电路单元；多个静态随机存取存储器(SRAM)单元，在所述第一方向上彼此相邻地设置；以及多个第二鳍线，均延伸到不超过两个静态随机存取存储器单元中；其中：所述第二鳍线彼此未连接；所述第二鳍线是P型金属氧化物半导体鳍线；以及所述第二鳍线均包括硅锗。根据本专利技术的又一方面，提供了一种形成集成电路芯片的方法，包括：在逻辑电路单元阵列中形成一个或多个连续的第一鳍线，其中，所述逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元，其中，形成一个或多个连续的第一鳍线，从而使得它们均在所述第一方向上延伸跨越至少三个邻接的所述逻辑电路单元；以及在静态随机存取存储器(SRAM)单元阵列中形成不连续的第二鳍线，所述静态随机存取存储器单元阵列包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述不连续的第二鳍线均延伸到不超过两个邻接的静态随机存取存储器单元中。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。还要强调的是，附图仅示出了本专利技术的典型实施例，并且因此在本专利技术的范围上不认为是限制性的，因为本专利技术还可以同样适用于其他实施例。图1A是示例性FinFET器件的透视图。图1B示出CMOS配置中的FinFET晶体管的示意性截面侧视图。图2示出根据本专利技术的实施例的标准(STD)单元阵列的顶视图。图3示出根据本专利技术的实施例的SRAM单元阵列的顶视图。图4示出根据本专利技术的实施例的标准(STD)单元阵列的顶视图。图5示出根据本专利技术的实施例的SRAM单元阵列的顶视图。图6A示出根据本专利技术的一些实施例的各种逻辑门的电路原理图。图6B示出根据本专利技术的一些实施例的对应于图6A所示的逻辑门的布局的顶视图。图6C示出根据本专利技术的一些实施例的图6B所示的对应单元的示意性局部截面图。图7A示出根据本专利技术的实施例的用于单端口SRAM单元的电路原理图。图7B示出根据本专利技术的实施例的图7A所示的单端口SRAM单元的顶视图中的布局。图8A示出根据本专利技术的实施例的两个邻接的SRAM单元的截面侧视图。图8B示出根据本专利技术的实施例的在顶视图中图8A的两个邻接的SRAM单元的布局。图9A是根据本专利技术的实施例的标准单元中的CMOSFET器件的部分的示意性局部截面侧视图。图9B是根据本专利技术的实施例的SRAM单元中的CMOSFET器件的部分的示意性局部截面侧视图。图10是根据本专利技术的实施例的互连结构的部分的示意性局部截面侧视图。图11是根据本专利技术的实施例示出方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。本专利技术涉及但不以其他方式限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续结合一个或多个FinFET实例以示出本专利技术的各个实施例。然而，应当理解，除了明确声明之外，本申请不应限制于特定类型的器件。FinFET器件的使用在半导体产业中越来越受欢迎。参考图1A，示出示例性FinFET器件50的透视图。FinFET器件50是在衬底(诸如块状衬底)上方构建的非平面多栅极晶体管。薄的含硅“鳍式”结构(以下称为“鳍”)形成FinFET器件50的主体。鳍沿着图1A所示的X方向延伸。鳍具有鳍宽度Wfin，其中，沿着与X方向正交的Y方向测量鳍宽度Wfin。FinFET器件50的栅极60包裹在鳍的周围，例如在鳍的顶面和相对的侧壁表面周围。因此，栅极60的一部分在Z方向上位于鳍的上方，其中，该Z方向与X方向和Y方向都正交。LG表示在X方向上测量的栅极60的长度(或宽度，这取决于透视图)。栅极60可以包括栅电极组件60A和栅极电介质组件60B。栅极电介质60B具有在Y方向上测量的厚度tox。栅极60的部分位于诸如浅沟槽隔离件(STI)的介质隔离结构上方。在鳍的位于栅极60的相对侧上的延伸件中形成FinFET器件50的源极70本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)芯片，包括：逻辑电路单元阵列，包括在第一方向上彼此邻接的多个逻辑电路单元，其中，所述逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个连续的第一鳍线在所述第一方向上延伸跨越至少三个邻接的逻辑电路单元；以及静态随机存取存储器(SRAM)单元阵列，包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述静态随机存取存储器单元阵列包括不连续的第二鳍线。

【技术特征摘要】
2017.04.20 US 15/492,7771.一种集成电路(IC)芯片，包括：逻辑电路单元阵列，包括在第一方向上彼此邻接的多个逻辑电路单元，其中，所述逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个连续的第一鳍线在所述第一方向上延伸跨越至少三个邻接的逻辑电路单元；以及静态随机存取存储器(SRAM)单元阵列，包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述静态随机存取存储器单元阵列包括不连续的第二鳍线。2.根据权利要求1所述的集成电路芯片，其中，每个不连续的第二鳍线在所述第一方向上延伸跨越不超过两个邻接的所述静态随机存取存储器单元。3.根据权利要求1所述的集成电路芯片，其中，所述不连续的第二鳍线至少包括：第一区段，部分地延伸到第一静态随机存取存储器单元和与所述第一静态随机存取存储器单元邻接的第二静态随机存取存储器单元中；第二区段，部分地延伸到所述第二静态随机存取存储器单元和与所述第二静态随机存取存储器单元邻接的第三静态随机存取存储器单元中；以及第三区段，部分地延伸到所述第三静态随机存取存储器单元和与所述第三静态随机存取存储器单元邻接的第四静态随机存取存储器单元中；并且其中：所述第一区段在所述第一方向上通过第一间隙与所述第三区段分离；所述第二区段在第二方向上通过第二间隙与所述第一区段或所述第三区段分离，所述第二方向不同于所述第一方向；以及所述第一间隙延伸跨越所述第二静态随机存取存储器单元和所述第三静态随机存取存储器单元之间的边界。4.根据权利要求1所述的集成电路芯片，其中，所述静态随机存取存储器单元阵列包括PMOSFET和NMOSFET；以及所述不...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71