半导体记忆装置制造方法及图纸

半导体记忆装置包括具有栅极、源极及漏极的晶体管及金属绝缘体半导体(MIS)结构。晶体管及MIS结构设置在共用基材上。MIS结构包括设置在半导体区域上的介电层、及电性设置在介电层上并耦接至晶体管的漏极的电极。电极包括块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10

Semiconductor memory device

Semiconductor memory devices include transistors with gate, source and drain poles and metal insulator semiconductor (MIS) structures. Transistors and MIS structures are mounted on common substrates. The MIS structure includes a dielectric layer arranged in the semiconductor region and an electrode whose electrical properties are arranged in the dielectric layer and coupled to the drain of the transistor. The electrode comprises a block part and a high resistance part, and the two electrodes are arranged on the dielectric layer. The high resistance part has 1 x 10 in itself.

【技术实现步骤摘要】
半导体记忆装置
本揭露是关于制造半导体集成电路的方法，特别是关于半导体记忆单元。
技术介绍
根据本揭露的部分实施方式中，动态存取记忆体(dynamicaccessmemory；DRAM)为半导体工业中的重要半导体元件之一。随着DRAM单元的尺寸减小，记忆体单元电容器的金属电阻率增大，以及漏电亦急剧增加。不断需要增加DRAM单元电容器的储存容量，同时缩小单元面积的尺寸。金属及氧化物的缩小问题成为更高装置密度的重要议题。
技术实现思路
根据本揭露的部分实施方式中，半导体记忆装置包括具有栅极、源极及漏极的第一晶体管及金属绝缘体半导体(MIS)结构。晶体管及MIS结构设置在共用基材上。MIS结构包括设置在半导体区域上的介电层、及设置在介电层上并耦接至晶体管的漏极的电极。电极包括块部分及高电阻部分，两者设置在介电层上。高电阻部分具有在自1.0×10-4至1.0×104Ωcm的范围中的阻抗值或在自1.0×102至1.0×1010Ω/□的范围中的片电阻值。附图说明当结合附图阅读时，自以下详细描述很好地理解本揭露的态样。应当注意，根据工业中标准实务，各特征未按比例绘制。事实上，为论述清楚，各特征的大小可任意地增加或缩小。图1A为根据本揭露的实施例的记忆体单元的横截面视图；图1B及图1C为记忆体单元的平面图，以及图1D图示根据本揭露的实施例的单元电容器区域的放大横截面视图及平面图；图1E为根据本揭露的其他实施例的记忆体单元的横截面视图；图2A为记忆体单元的横截面视图，以及图2B为根据本揭露的其他实施例的DRAM单元的平面图；图3A为记忆体单元的横截面视图，以及图3B为根据本揭露的其他实施例的DRAM单元的平面图；图4A为金属绝缘体半导体(metal-insulator-semiconductor；MIS)单元的横截面视图，以及图4B为根据本揭露的实施例的MIS单元的平面图；图4C为MIS单元的横截面视图，以及图4D为比较实例的MIS单元的平面图；图5A及图5B图示根据本揭露的实施例的MIS单元的写入操作；图6A及图6B图示根据本揭露的实施例的MIS单元的读取操作；图7A及图7B图示根据本揭露的实施例的MIS单元的电流特性；图8a、图8b、图8c、图8d、图8e、图8f、图8g及图8h分别图示根据本揭露的记忆体单元的制造制程的各阶段；图9a、图9b、图9c、图9d、图9e、图9f、图9g、图9h及图9i分别图示根据本揭露的记忆体单元的制造制程的各阶段；以及图10a、图10b、图10c、图10d、图10e、图10f、图10g、图10h及图10i分别图示根据本揭露的记忆体单元的制造制程的各阶段。具体实施方式应理解，以下揭露提供许多不同实施例或例子，以实现本专利技术的不同的特征。下文描述组件及排列的特定实施例以简化本揭露。当然，这些仅仅为实例且不意指限制。例如，元件的尺寸并不限于所揭示的范围或数值，但可取决于装置的制程条件及/或所要性质。此外，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。为了简明及清晰考虑，各特征可任意以不同比例绘制。为简化起见，在随附图表中，一些层/特征可略去。另外，空间相对术语，诸如“在...之下”、“低于”、“下部”、“高于”、“上部”等，可在本文用以便于描述，以描述在附图中图示的一个元件或特征相对另一元件或特征的关系。除图形中描绘的方向外，空间相对术语意图是包含装置在使用或操作中的不同的方向。装置可为不同朝向(旋转90度或在其他的方向)及在此使用的空间相对的描述词可因此同样地解释。另外，术语“由...组成”可意谓“包含”或“组成”。另外，在以下制造制程中，在所述操作中/之间可存在一或多个额外操作，且可改变操作的顺序。在一些实施例中，半导体装置包括挥发性记忆体单元，诸如具有金属绝缘体半导体(MIS)结构(例如，MIS隧道二极管)的动态随机存取记忆体(DRAM)单元。更具体而言，记忆体单元包括具有高片电阻部分的金属电极及用以增强用于DRAM应用的瞬时读取电流的MIS隧道二极管。高片电阻部分具有比金属电极的其他部分相对更薄的金属厚度。因为不能忽略薄金属层的电阻，所以施加至金属电极的电压将跨金属层降低。电压降导致载子储存在薄金属层下方的基材中比储存在厚金属层下方的基材中多。因此，与具有均匀金属厚度的储存装置相比，增强双态电流窗口。图1A为根据本揭露的实施例的记忆体单元的横截面视图。图1B及图1C为记忆体单元的平面图，以及图1D图示根据本揭露的实施例的单元电容器区域的放大横截面视图及平面图。图1A的横截面视图对应于图1B的线A-A'。如在图1A至图1D中图示，记忆体单元包括存取晶体管(例如，金氧氧化物半导体场效晶体管(metal-oxide-semiconductorfieldeffecttransistor；MOSFET))及MIS结构。存取晶体管包括在基材10上方形成的栅极结构20、源极12及漏极14。在本揭露中，源极及漏极可互换指称。栅极结构20包括在基材的通道16上形成的栅极介电层22、栅电极24及侧壁间隔物26。MIS结构包括金属电极30、电容介电层40及基材10的载子累积区域18。金属电极30包括漏极接触部分32、厚(或块)部分34及薄部分36，如在图1A中图示。记忆体单元进一步包括源极接触部分35。在一些实施例中，记忆体单位尺寸为14F2，其中F为由设计规则定义的最小线宽度。在一些实施例中，基材10可由适宜元素半导体组成，诸如硅、金刚石或锗；适宜合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锡(SiSn)、硅锗锡(SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化镓铟(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、镓砷磷(GaAsP)、或磷化铟镓(GaInP))等。基材10在一些实施例中包括隔离区，诸如浅沟槽隔离(shallowtrenchisolation；STI)，其界定主动区域并将一或多个电子元件与其他电子元件分隔。在一些实施例中，栅极介电层22由SiO2组成，此SiO2通过热氧化、化学气相沉积(chemicalvapordeposition；CVD)或原子层沉积(atomiclayerdeposition；ALD)形成。在其他实施例中，栅极介电层22包括介电常数大于SiO2的介电常数的一或多个高介电常数介电层。例如，栅极介电层22可包括铪(Hf)、铝(Al)、锆(Zr)、其组合及其多层的金属氧化物或硅酸盐的一或多个层。其他适宜材料包括镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)、锆(Zr)、其金属氧化物、其金属合金氧化物或其组合。示范性材料包括氧化锰(MgOx)、钛酸钡(BaTixOy)、钛酸锶钡(BaSrxTiyOz)、钛酸铅(PbTixOy)、锆钛酸铅(PbZrxTiyOz)、碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O3)、本文档来自技高网...

【技术保护点】
1.一种半导体记忆装置，其特征在于，包含：一晶体管，具有一栅极、一源极及一漏极；以及一金属绝缘体半导体结构，其中：该晶体管及该金属绝缘体半导体结构设置在一共用基材上，该金属绝缘体半导体结构包括：设置在一半导体区域上的一介电层；以及设置在该介电层上并耦接至该晶体管的该漏极的一电极，该电极包括一块部分及一高电阻部分，两者设置在该介电层上，以及该高电阻部分具有在自1.0×10‑4Ωcm至1.0×104Ωcm的一范围中的一阻抗值或在自1.0×102Ω/□至1.0×1010Ω/□的一范围中的一片电阻值。

【技术特征摘要】
2017.04.24 US 62/489,040;2017.09.28 US 15/719,1011.一种半导体记忆装置，其特征在于，包含：一晶体管，具有一栅极、一源极及一漏极；以及一金属绝缘体半导体结构，其中：该晶体管及该金属绝缘体半导体结构设置...

【专利技术属性】
技术研发人员：胡振国，潘正圣，廖建舜，曾冠豪，
申请(专利权)人：台湾积体电路制造股份有限公司，胡振国，
类型：发明
国别省市：中国台湾,71