半导体器件制造技术

提供一种半导体器件。该半导体器件包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；有源图案，在穿过层叠栅结构的同时彼此间隔开；以及栅电介质图案，插置在单元栅图案与有源图案之间、在上选择栅图案与有源图案之间以及在虚设栅图案与有源图案之间。上选择栅图案设置在单元栅图案当中的最上面的单元栅图案上并在交叉第一方向的第二方向上彼此间隔开。虚设栅图案设置在最上面的单元栅图案与上选择栅图案之间并在第二方向上彼此间隔开。

semiconductor device

A semiconductor device is provided. The semiconductor device includes: a cascade gate structure, including a cascade gate pattern, a fictitious gate pattern and a cell gate pattern, which are overlapped on the substrate and extended in the first direction; an active pattern, which is spaced apart from each other while passing through the cascade gate structure; and a gate dielectric pattern, which is inserted between the cell grid pattern and the active pattern, and a gate dielectric pattern which is inserted between the cell grid pattern and the active pattern. The gate pattern and the active pattern are selected, and between the virtual gate pattern and the active pattern. The upper selection grid pattern is arranged on the top cell grid pattern among the cell grid patterns and separated from each other in the second direction of the first cross direction. The imaginary grid pattern is set between the top cell grid pattern and the top selection grid pattern and separated from each other in the second direction.

【技术实现步骤摘要】
半导体器件
本专利技术构思涉及一种半导体器件以及形成该半导体器件的方法。
技术介绍
随着对于电子器件和系统的大容量、多功能和/或紧凑的增加的需求，已经引入了各种技术以高度地集成在其中使用的存储器件。为了存储器件的高度集成，已经开发了形成器件的越来越精细的图案。然而，为了形成精细图案，需要昂贵的设备。此外，尽管使用了昂贵的设备，但是经常无法如期望地实现更精细的图案。因此，作为克服这些问题的替代方案，已经积极地开发了用于半导体器件的高度集成的技术。
技术实现思路
专利技术构思提供一种为了高度集成而优化的半导体器件。专利技术构思还提供一种其中可靠性被改善的半导体器件。根据一个方面，专利技术构思指向一种半导体器件，该半导体器件包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；有源图案，在穿过层叠栅结构的同时彼此间隔开；以及栅电介质图案，插置在单元栅图案与有源图案之间、在上选择栅图案与有源图案之间以及在虚设栅图案与有源图案之间。在这种情况下，上选择栅图案设置在单元栅图案当中的最上面的单元栅图案上并在交叉第一方向的第二方向上彼此间隔开。虚设栅图案设置在最上面的单元栅图案与上选择栅图案之间并在第二方向上彼此间隔开。根据另一方面，专利技术构思指向一种半导体器件，该半导体器件包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；以及垂直结构，在穿过层叠栅结构的同时彼此间隔开。在这种情况下，上选择栅图案设置在单元栅图案当中的最上面的单元栅图案上并在交叉第一方向的第二方向上彼此间隔开，虚设栅图案设置在最上面的单元栅图案与上选择栅图案之间并在第二方向上彼此间隔开。附图说明附图被包括以提供对专利技术构思的进一步理解，并被并入本说明书中且构成本说明书的一部分。附图示出专利技术构思的示范性实施方式，并与说明书一起用来描述专利技术构思的原理。图1是示出根据本专利技术构思的实施方式的半导体器件的平面图。图2A至图2F是示出根据专利技术构思的一个实施方式的形成半导体器件的方法的截面图。图3A至图3E是示出根据专利技术构思的另一实施方式的形成半导体器件的方法的截面图。图4A和图4B是示出根据专利技术构思的另一实施方式的形成半导体器件的方法的截面图。图5是根据专利技术构思的另一实施方式的半导体器件的截面图。图6是根据专利技术构思的另一实施方式的半导体器件的截面图。图7是根据专利技术构思的另一实施方式的半导体器件的截面图。图8是根据专利技术构思的另一实施方式的半导体器件的截面图。图9是示出根据专利技术构思的实施方式的半导体器件的平面图。图10和图11是根据专利技术构思的另一实施方式的半导体器件的截面图。图12是根据专利技术构思的另一实施方式的半导体器件的截面图。图13是示出根据专利技术构思的实施方式的半导体器件的平面图。图14是根据专利技术构思的另一实施方式的半导体器件的截面图。图15是包括根据本专利技术构思的实施方式的半导体器件的电子系统的方框图。图16是示出包括根据本专利技术构思的一个实施方式的半导体器件的存储卡的方框图。具体实施方式下面将参照附图描述根据专利技术构思的实施方式的半导体器件。然而，专利技术构思的示范实施方式可以以许多不同的形式实施而不应该解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将使专利技术构思的范围充分传达给本领域技术人员，专利技术构思的实施方式将仅由权利要求书限定。如这里所用的，术语“和/或”旨在包括一个或多个相关所列项目的任意和所有组合。将理解，当一元件或层被称为在另一元件或层“上”时，它可以直接在另一元件或层上，或者可以存在居间的元件或者层。将理解，尽管这里可以使用术语第一、第二、第三等来清楚地描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。将理解，尽管这里可以使用术语上、下等来清楚地描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。在附图中，层和区域的厚度和相对厚度被夸大以有效地描述技术细节。将参照图1和图2F描述根据本专利技术构思的一个实施方式的半导体器件。图1是根据本专利技术构思的一个实施方式的半导体器件中的单元区的平面图。图2F是该半导体器件沿图1中示出的线I-I'截取的截面图。参照图1和图2F，半导体基板(在下文，被称为“基板”)100被提供。基板100可以包括掺杂有第一导电掺杂剂的阱区。阱区可以提供在单元区的基板100中。层叠的栅结构可以设置在基板100上。层叠的栅结构可以是在基板100上沿着第一方向(例如X轴方向)延伸的线形式。层叠的栅结构可以在基板100上沿着第二方向(例如Y轴方向)布置。第二方向可以与第一方向交叉。层叠的栅结构可以包括单元栅图案CG、上选择栅图案SSG和下选择栅图案GSG、栅极间绝缘图案114、底绝缘图案112和上绝缘图案119。图2F通过示例的方式示出三层的单元栅图案CG，单元栅图案CG的层数不限于图2F中示出的层数。例如，单元栅图案CG的层数可以是几十或几百层。单元栅图案CG和栅极间绝缘图案114可以交替地层叠在基板100上。单元栅图案CG可以是在基板100上沿着第一方向延伸的线形式。单元栅图案CG可以包含导电材料。单元栅图案CG可以包含掺杂的半导体、金属或者导电的金属化合物。栅极间绝缘图案114可以分别设置在单元栅图案CG之间、在最上面的单元栅图案CG上以及在最下面的单元栅图案CG下面。下选择栅图案GSG可以插置在基板100与最下面的单元栅图案CG之间。下选择栅图案GSG可以包括与单元栅图案CG的材料相同的材料。底绝缘图案112可以插置在下选择栅图案GSG与基板100之间。在本专利技术构思的一个实施方式中，底绝缘图案112可以形成得相对薄。例如，底绝缘图案112可以以足够薄的厚度插置在下选择栅图案GSG与基板100之间，使得在器件的操作期间在基板100与下选择栅图案GSG之间产生电势。上选择栅图案SSG可以设置在最上面的单元栅图案CG上。上绝缘图案119可以设置在上选择栅图案SSG上。形成一个层叠栅结构的绝缘图案112、114和119的宽度可以与基板100和绝缘图案112、114和119之间的距离成比例地变窄。例如，最靠近基板100的底绝缘图案112具有最宽的宽度，而最远离基板100的上绝缘图案119具有最窄的宽度。此外，绝缘图案112、114和119的侧壁可以与绝缘图案112、114和119的下表面成锐角。类似于绝缘图案112、114和119，栅图案GSG、CG和SSG的宽度可以与基板100和栅图案GSG、CG和SSG之间的距离成比例地变窄。栅图案GSG、CG和SSG的侧壁可以与栅图案GSG、CG和SSG的下表面成锐角。由于绝缘图案112、114和119和栅图案GSG、CG和SSG的宽度，层叠栅结构的侧壁可以与基板100的上表面的法线成大于0°的角度。也就是，层叠栅结构可以具有倾斜的侧壁。为此，彼此相邻的层叠栅结构的侧壁之间的间隔可以随着侧壁更远离基板100而变宽。相邻的层叠栅结构之间的最大间隔d2可以随着层叠的栅图案和绝缘图案的层数的增加而增加。相邻的层叠栅结构之间的空间可以用栅极间结构绝缘图案124填充。栅极间结构绝缘图案124的宽度可以朝向基板100减小。一个层叠栅结构本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；有源图案，在穿过所述层叠栅结构的同时彼此间隔开；以及栅电介质图案，插置在所述单元栅图案与所述有源图案之间、在所述上选择栅图案与所述有源图案之间以及在所述虚设栅图案与所述有源图案之间，其中所述上选择栅图案设置在所述单元栅图案当中的最上面的单元栅图案上并在交叉所述第一方向的第二方向上彼此间隔开，所述虚设栅图案设置在所述最上面的单元栅图案与所述上选择栅图案之间并在所述第二方向上彼此间隔开。

【技术特征摘要】
1.一种半导体器件，包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；有源图案，在穿过所述层叠栅结构的同时彼此间隔开；以及栅电介质图案，插置在所述单元栅图案与所述有源图案之间、在所述上选择栅图案与所述有源图案之间以及在所述虚设栅图案与所述有源图案之间，其中所述上选择栅图案设置在所述单元栅图案当中的最上面的单元栅图案上并在交叉所述第一方向的第二方向上彼此间隔开，所述虚设栅图案设置在所述最上面的单元栅图案与所述上选择栅图案之间并在所述第二方向上彼此间隔开。2.如权利要求1所述的半导体器件，其中所述上选择栅图案之间的间隔与所述虚设栅图案之间的间隔相同。3.如权利要求1所述的半导体器件，其中所述上选择栅图案之间的间隔大于所述虚设栅图案之间的间隔。4.如权利要求3所述的半导体器件，其中所述上选择栅图案之间的间隔朝向所述基板减小，并且所述虚设栅图案之间的间隔朝向所述基板减小。5.如权利要求1所述的半导体器件，其中所述上选择栅图案包括第一上选择栅图案和设置在所述第一上选择栅图案上的第二上选择栅图案，并且所述虚设栅图案包括第一虚设栅图案和设置在所述第一虚设栅图案上的第二虚设栅图案。6.如权利要求1所述的半导体器件，其中所述层叠栅结构还包括在最下面的单元栅图案与所述基板之间在所述第一方向上延伸的下选择栅图案，并且所述下选择栅图案设置为在所述第二方向上彼此间隔开。7.如权利要求1所述的半导体器件，还包括在所述基板上的在所述第二方向上...

【专利技术属性】
技术研发人员：金星中，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR