具隔离拟置图案的三维半导体元件制造技术

本发明专利技术公开了一种具隔离拟置图案的三维半导体元件。其中，三维半导体元件包括：一衬底，具有一第一区域和一第二区域，且第二区域邻近并围绕第一区域，其中一阵列图案形成于第一区域(有源区域)；一叠层结构，具有多层叠置于衬底上，所述多层包括有源层(例如导电层)与绝缘层交错设置于衬底上方。叠层结构包括多个第一次叠层相对应于阵列图案，且第一次叠层形成于第一区域中；和多个第二次叠层分隔地设置于第二区域中，且这些第二次叠层是形成如第一拟置岛并围绕阵列图案的第一次叠层。

Three dimensional semiconductor elements with isolated patterned designs

The invention discloses a three-dimensional semiconductor element with isolated quasi pattern. Among them, three-dimensional semiconductor elements include: a substrate with a first region and a second region, and the second region is adjacent to and surrounded by the first region, where an array pattern is formed in the first region (active region); a stacked structure with multiple layers overlapped on the substrate, the layers comprising an active layer (e.g., a conductive layer) and an absolute layer. The edge layer is interlaced on the substrate. The stacking structure consists of several first stacks corresponding to the array pattern, and the first stack is formed in the first region; and a plurality of second stacks are separately arranged in the second region, and these second stacks are the first stacks formed like the first planned island and around the array pattern.

【技术实现步骤摘要】
具隔离拟置图案的三维半导体元件
本专利技术是有关于一种三维半导体元件，特别是关于一种具隔离拟置图案的三维半导体元件。
技术介绍
在一三维半导体元件(如存储器)的传统制造过程中，需要使用一深沟道刻蚀(deeptrenchetching)步骤以切割形成位线或字线(例如形成已知的BL-to-BL或WL-to-WL结构)。在深沟道刻蚀步骤之前，需先叠层多层导电层于一基材上(例如形成于一衬底上方或形成衬底的一下凹空间内)，再对叠层的多层进行平坦化工艺和深沟道刻蚀工艺。在深沟道刻蚀期间，来自等离子体的电荷会累积在导电层处，而造成三维半导体元件损伤与缺陷。图1为一种传统三维半导体元件的上视图。图2为沿图1的三维半导体元件的剖面线2A-2A′绘制的剖面示意图。传统的一三维半导体元件1包括一衬底10具有一第一区域A1和一第二区域A2，其中一阵列图案(arraypattern)Parray形成于第一区域A1。一叠层结构(stackstructure)具有多层(multi-layers)叠置于衬底10上，所述多层包括数层有源层112(ex:导电层，例如多晶硅层)与绝缘层(ex:氧化层)113交错设置于衬底10上方。如图2所示，这些叠层的多层是延伸至阵列图案Parray以外的区域，例如延伸至一大环区域RBR(在一OP界面BOP和阵列图案Parray之间)，且一些不完整的多层图案(在工艺中产生)是留在隔离区域RI(在OP界面BOP和ADT界面BADT之间且邻近一周边区域RPeri)中，其中大环区域RBR和隔离区域RI可被视为一过渡区(transitionalregion)RT。在深沟道刻蚀期间，来自等离子体的电荷(如图1中的符号“e”所表示)会累积在对应于大环区域RBR的导电层，此可能会有引起电弧效应产生的高风险。大环区域RBR的面积越大，累积的电荷数目越大量，特别是在一些结构上相对脆弱的地方(例如尖端或边缘处)，因此所引起的电弧效应越严重，而造成三维半导体元件的损坏。
技术实现思路
本专利技术是有关于一种三维半导体元件。根据实施例的三维半导体元件，通过形成具隔离拟置图案的布局设计以围绕阵列图案，可避免电弧效应和大幅增进应用的三维半导体元件的电子特性。根据实施例，是提出一种三维半导体元件，包括：一衬底，具有一第一区域和一第二区域，且第二区域邻近并围绕第一区域，其中一阵列图案(arraypattern)形成于第一区域；一叠层结构(stackstructure)，具有多层(multi-layers)叠置于衬底上，所述多层包括有源层与绝缘层交错设置于衬底上方。叠层结构包括多个第一次叠层(firstsub-stacks)相对应于阵列图案，且这些第一次叠层形成于第一区域中；和多个第二次叠层(secondsub-stacks)分隔地设置于第二区域中，且这些第二次叠层是形成如第一拟置岛(firstdummyislands)并围绕阵列图案的第一次叠层。可选地，这些第一拟置岛是以第一沟道(firsttrenches)分隔开来，且这些第一沟道之间的间距(pitches)不相同。可选地，从一上视角度，位于该第二区域的这些第一拟置岛是排列成同心圆(concentriccircles)、同心方形环(concentricrectangularrings)或设置成多个衬垫环绕该阵列图案(padsaroundthearraypattern)的一布局(layout)。可选地，这些第一拟置岛的角落(corners)为非直角的(non-rightangles)。可选地，这些第一拟置岛之一的一个角落(onecorner)是以一第一侧边(firstside)、一第二侧边(secondside)和一第三侧边(thirdside)定义，且该第二侧边是位于该第一侧边和该第三侧边之间且连接该第一侧边和该第三侧边，其中该第一侧边垂直于该第三侧边，且该第二侧边倾斜于该第一侧边和该第三侧边。可选地，该第二区域包括一大环区域(big-ringregion)围绕该阵列图案以及一隔离区域(isolationregion)围绕该大环区域，其中该大环区域是位于该阵列图案和该隔离区域之间，且这些第二次叠层是分隔地设置于该大环区域。可选地，更包括第二拟置岛(seconddummyislands)设置于该衬底上且位于该隔离区域(RI)中，这些第二拟置岛是围绕这些第一拟置岛。可选地，这些第二拟置岛是以第二沟道(secondtrenches)分隔开来，且这些第二沟道之间的间距(pitches)不相同。可选地，从一上视角度，位于该隔离区域的这些第二拟置岛是排列成同心圆(concentriccircles)、同心方形环(concentricrectangularrings)或设置成多个衬垫环绕这些第一拟置岛(padsaroundthefirstdummyislands)的一布局。可选地，该第二区域更包括一周边区域(peripheralregion，RPeri)围绕该隔离区域(RI)，且该隔离区域是位于该周边区域和该大环区域之间，其中该三维半导体元件更包括第三拟置岛(thirddummyislands)设置于该衬底上且位于该周边区域中，这些第三拟置岛是围绕这些第二拟置岛。在文中配合所请申请专利范围提出本专利技术的优选实施例。附图说明为了对本专利技术的上述及其他方面有更好的了解，下文特举实施例以配合所申请权利要求，作详细说明如下：图1为一种传统三维半导体元件的上视图。图2为沿图1的三维半导体元件的剖面线2A-2A′绘制的剖面示意图。图3为本专利技术第一实施例的一种三维半导体元件的上视图。图4A为沿图3的三维半导体元件的剖面线4A-4A′绘制的剖面示意图。图4B为沿图3的三维半导体元件的剖面线4B-4B′绘制的剖面示意图。图5为本专利技术第二实施例的一种三维半导体元件的上视图。图6A为沿图5的三维半导体元件的剖面线6A-6A′绘制的剖面示意图。图6B为沿图5的三维半导体元件的剖面线6B-6B′绘制的剖面示意图。图7为本专利技术第三实施例的一种三维半导体元件的上视图。图8A为沿图7的三维半导体元件的剖面线8A-8A′绘制的剖面示意图。图8B为沿图7的三维半导体元件的剖面线8B-8B′绘制的剖面示意图。图8C为图7的三维半导体元件的立体示意图。图9A-9G简绘本专利技术第三实施例的一种三维半导体元件的制造方法。图10A为本专利技术第四实施例的一种三维半导体元件的上视图。图10B为图10A的三维半导体元件的局部放大上视图。图10C为绘示第四实施例的拟置岛角落的放大示意图。图11A为本专利技术第五实施例的一种三维半导体元件的上视图。图11B为本专利技术第五实施例的另一种三维半导体元件的上视图。图11C为本专利技术第五实施例的又另一种三维半导体元件的上视图。图11D为绘示第五实施例中图11B的拟置岛角落的放大示意图。图12A为本专利技术第五实施例的再另一种三维半导体元件的上视图。图12B为本专利技术第五实施例的又一种三维半导体元件的上视图。图12C为本专利技术第五实施例的又再一种三维半导体元件的上视图。图12D为绘示第五实施例中图12C的形成衬垫的拟置岛其角落的放大示意图。【符号说明】1、2、3、4：三维半导体元件10、20：衬底201：衬底的上表面112、212：有源本文档来自技高网...

【技术保护点】
1.一种三维半导体元件，其特征在于，包括：一衬底，具有一第一区域和一第二区域，且该第二区域邻近并围绕该第一区域，其中一阵列图案(array pattern)形成于该第一区域；一叠层结构(stack structure)，具有多层(multi‑layers)叠置于该衬底上，所述多层包括有源层(active layers)与绝缘层(insulating layers)交错设置于该衬底上方，该叠层结构包括：多个第一次叠层(first sub‑stacks)相对应于该阵列图案，且这些第一次叠层形成于该第一区域中；和多个第二次叠层(second sub‑stacks)分隔地设置于该第二区域中，且这些第二次叠层是形成如第一拟置岛(first dummy islands)并围绕该阵列图案的这些第一次叠层。

【技术特征摘要】
1.一种三维半导体元件，其特征在于，包括：一衬底，具有一第一区域和一第二区域，且该第二区域邻近并围绕该第一区域，其中一阵列图案(arraypattern)形成于该第一区域；一叠层结构(stackstructure)，具有多层(multi-layers)叠置于该衬底上，所述多层包括有源层(activelayers)与绝缘层(insulatinglayers)交错设置于该衬底上方，该叠层结构包括：多个第一次叠层(firstsub-stacks)相对应于该阵列图案，且这些第一次叠层形成于该第一区域中；和多个第二次叠层(secondsub-stacks)分隔地设置于该第二区域中，且这些第二次叠层是形成如第一拟置岛(firstdummyislands)并围绕该阵列图案的这些第一次叠层。2.根据权利要求1所述的三维半导体元件，其特征在于，这些第一拟置岛是以第一沟道(firsttrenches)分隔开来，且这些第一沟道之间的间距(pitches)不相同。3.根据权利要求1所述的三维半导体元件，其特征在于，从一上视角度，位于该第二区域的这些第一拟置岛是排列成同心圆(concentriccircles)、同心方形环(concentricrectangularrings)或设置成多个衬垫环绕该阵列图案(padsaroundthearraypattern)的一布局(layout)。4.根据权利要求1所述的三维半导体元件，其特征在于，这些第一拟置岛的角落(corners)为非直角的(non-rightangles)。5.根据权利要求4所述的三维半导体元件，其特征在于，这些第一拟置岛之一的一个角落(onecorner)是以一第一侧边(firstside)、一第二侧边(secondside...

【专利技术属性】
技术研发人员：叶腾豪，洪敏峰，胡志玮，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71