低漏电流深沟槽功率MOS器件制造技术

本实用新型专利技术涉及一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区；相邻功率MOS器件单胞之间的N掺杂阱层内具有一轻掺杂P型锥形深阱部和重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层的上表面，沟槽顶部淀积有绝缘介质层，在位于所述栅极导电多晶硅上方和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和源极区电性连接，所述金属连线与绝缘介质层之间设置有一WSi2层。本实用新型专利技术加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，且改善欧姆接触，降低导通电阻。

Low leakage current deep groove power MOS device

The utility model relates to a low leakage current deep groove power MOS device, which comprises at least two power MOS device cells. The power MOS device cells further include: a heavily doped P-doped drain region located on the back of the silicon wafer; and a lightly doped P-type conical depth in the N-doped well layer between adjacent power MOS device cells. The upper end of the lightly doped P-type conical deep well extends to the upper surface of the N-doped well layer. The insulating dielectric layer is deposited on the top of the groove. The insulating dielectric layer is separately opened above the gate conductive polycrystalline silicon and above the source region, and metal wires are arranged in the hole to realize gate conduction respectively. The electric polycrystalline silicon is electrically connected with the source region, and a WSi2 layer is arranged between the metal connection and the insulating dielectric layer. The utility model strengthens the reliability of the device and improves the collapse effect, helps the component to be biased in the reverse direction, makes the electric field curve smooth, improves the increase of leakage current, improves ohmic contact and reduces the on-resistance.

【技术实现步骤摘要】
低漏电流深沟槽功率MOS器件
本技术涉及沟槽式功率MOS器件
，具体涉及一种低漏电流深沟槽功率MOS器件。
技术介绍
在半导体集成电路中，现有典型的沟槽型功率MOS器件由下至上包括硅衬底、漏极、体区、源区、栅极沟槽、接触孔、层间电介质和顶层金属，栅极沟槽内依次生长栅氧和多晶硅。目前普通的沟槽型功率MOS器件，影响栅极电阻的因素主要是沟槽尺寸以及多晶硅参杂浓度。现有的沟槽型功率MOS器件普遍存在的问题是栅极电阻较高。随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损耗占据总损耗70％左右，普通的沟槽式MOS器件在开关特性上显得越来越不足，如何提高开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。但是，该技术的不足在于只能降低约30％左右栅-漏电容Cgd，仍然不能满足节能及高频应用的需求。因此，如何进一步加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vdsbias），使电场曲线趋于平缓，改善漏电流的增加程度，成为本
技术人员的努力方向。
技术实现思路
本技术目的是提供一种低漏电流深沟槽功率MOS器件，该低漏电流深沟槽功率MOS器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vdsbias），使电场曲线趋于平缓，改善漏电流的增加程度，且改善欧姆接触，降低导通电阻。为达到上述目的，本技术采用的技术方案是：一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂的漏极区，位于所述漏极区上方的轻掺杂P掺杂杂质外延层；位于所述外延层上方的N掺杂阱层；位于所述N掺杂阱层并伸入所述外延层的沟槽；在所述N掺杂阱层上部且在所述沟槽四周形成具有P掺杂源极区，所述沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层；所述屏蔽栅导电多晶硅两侧及底部均由屏蔽栅氧化层包围，所述栅极导电多晶硅与屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层隔离；相邻功率MOS器件单胞之间的N掺杂阱层内具有一轻掺杂P型锥形深阱部和位于P掺杂杂质外延层内的重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层）的上表面，所述轻掺杂P型锥形深阱部的下端延伸至P掺杂杂质外延层中部并与重掺杂P型阱接触区上表面接触，所述轻掺杂P型锥形深阱部的深度与沟槽的深度比例为10：（8~12）；所述沟槽顶部淀积有绝缘介质层，在位于所述栅极导电多晶硅上方和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和源极区电性连接，所述金属连线与绝缘介质层之间设置有一WSi2层。上述技术方案中的有关内容解释如下：1、上述方案中，所述屏蔽栅氧化层的厚度大于所述绝缘栅氧化层的最小厚度。2、上述方案中，所述轻掺杂P型锥形深阱部（13）的侧壁与底部的夹角为130°~140°。3、上述方案中，所述绝缘栅氧化层的厚度从所述N掺杂阱层中部位置开始往下逐渐变厚，相应地栅极导电多晶硅的宽度从所述N掺杂阱层中部位置开始往下也逐渐变窄。由于上述技术方案运用，本技术与现有技术相比具有下列优点和效果：1、本技术低漏电流深沟槽功率MOS器件，其相邻功率MOS器件单胞之间的N掺杂阱层内具有一轻掺杂P型锥形深阱部和位于P掺杂杂质外延层内的重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层）的上表面，所述轻掺杂P型锥形深阱部的下端延伸至P掺杂杂质外延层中部并与重掺杂P型阱接触区上表面接触，所述轻掺杂P型锥形深阱部的深度与沟槽的深度比例为10：（8~12），在两个2个功率MOS器件单胞中间置入超结接面，加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vdsbias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。2、本技术低漏电流深沟槽功率MOS器件，其采用增加一个屏蔽多晶硅有效降低了寄生电容，提高了高频性能且降低了开关损耗；其次，其金属连线与绝缘介质层之间设置有一WSi2层，可改善欧姆接触，降低导通电阻；再次，其降低了导电多晶硅侧壁和底部的栅极与漏极之间寄生电容Cgd；再次，其导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄生电容Cgd，也降低了栅极与源极之间寄生电容Cgs。附图说明附图1为本技术低漏电流深沟槽功率MOS器件结构示意图。以上附图中：1、漏极区；2、P掺杂杂质外延层；3、N掺杂阱层；4、沟槽；5、绝缘栅氧化层；6、P掺杂源极区；7、栅极导电多晶硅；8、屏蔽栅导电多晶硅；9、屏蔽栅氧化层；10、导电多晶硅间绝缘介质层；11、绝缘介质层；12、金属连线；13、轻掺杂P型锥形深阱部；14、重掺杂P型阱接触区；15、WSi2层。具体实施方式下面结合附图及实施例对本技术作进一步描述：实施例1：一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂的漏极区1，位于所述漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽4四周形成具有P掺杂源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5；所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层3隔离；相邻功率MOS器件单胞之间的N掺杂阱层3内具有一轻掺杂P型锥形深阱部13和位于P掺杂杂质外延层2内的重掺杂P型阱接触区14，此轻掺杂P型锥形深阱部13的上端延伸至N掺杂阱层3的上表面，所述轻掺杂P型锥形深阱部13的下端延伸至P掺杂杂质外延层2中部并与重掺杂P型阱接触区14上表面接触，所述轻掺杂P型锥形深阱部13的深度与沟槽4的深度比例为10：9；所述沟槽4顶部淀积有绝缘介质层11，在位于所述栅极导电多晶硅7上方和P掺杂源极区6上方的绝缘介质层11分别开孔，在孔内设有金属连线12，分别实现栅极导电多晶硅7和P掺杂源极区6电性连接，所述金属连线12与绝缘介质层11之间设置有一WSi2层15。上述绝缘栅氧化层5的厚度从所述N掺杂阱层3中部位置开始往下逐渐变厚，相应地栅极导电多晶硅7的宽度从所述N掺杂阱层3中部位置开始往下也逐渐变窄。上述轻掺杂P型锥形深阱部13的侧壁与底部的夹角为134°。实施例2：一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂的漏极区1，位于所述漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽本文档来自技高网...

【技术保护点】
1.一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂的漏极区（1），位于所述漏极区（1）上方的P掺杂杂质外延层（2）；位于所述P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层（3）隔离；其特征在于：相邻功率MOS器件单胞之间的N掺杂阱层（3）内具有一轻掺杂P型锥形深阱部（13）和位于P掺杂杂质外延层（2）内的重掺杂P型阱接触区（14），此轻掺杂P型锥形深阱部（13）的上端延伸至N掺杂阱层（3）的上表面，所述轻掺杂P型锥形深阱部（13）的下端延伸至P掺杂杂质外延层（2）中部并与重掺杂P型阱接触区（14）上表面接触，所述轻掺杂P型锥形深阱部（13）的深度与沟槽（4）的深度比例为10：（8~12）；所述沟槽（4）顶部淀积有绝缘介质层（11），在位于所述栅极导电多晶硅（7）上方和P掺杂源极区（6）上方的绝缘介质层（11）分别开孔，在孔内设有金属连线（12），分别实现栅极导电多晶硅（7）和P掺杂源极区（6）电性连接，所述金属连线（12）与绝缘介质层（11）之间设置有一WSi2层（15）。...

【技术特征摘要】
1.一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂的漏极区（1），位于所述漏极区（1）上方的P掺杂杂质外延层（2）；位于所述P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层（3）隔离；其特征在于：相邻功率MOS器件单胞之间的N掺杂阱层（3）内具有一轻掺杂P型锥形深阱部（13）和位于P掺杂杂质外延层（2）内的重掺杂P型阱接触区（14），此轻掺杂P型锥形深阱部（13）的上端延伸至...

【专利技术属性】
技术研发人员：黄彦智，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏,32