三维半导体装置及其制造方法制造方法及图纸

本发明专利技术提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。

【技术实现步骤摘要】
三维半导体装置及其制造方法相关申请的交叉引用本申请要求于2017年4月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0046229的优先权，该申请的公开以引用方式全文并入本文中。
本公开的示例实施例涉及一种三维半导体装置，并且，更具体地说，涉及一种具有提高的可靠性的三维半导体装置。
技术介绍
半导体装置高度集成以符合高性能和低成本的需要。例如，二维(2D)或平面半导体装置的集成度主要通过用于单位存储器单元的面积确定。因此，2D或平面半导体装置的集成密度取决于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中的这种精细图案形成需要高成本设备，并且2D或平面半导体装置的集成密度的增大有限。已经研发了包括三维存储器单元的三维半导体装置，以克服以上局限。
技术实现思路
根据本专利技术构思的示例实施例，一种三维半导体装置可包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；穿过堆叠结构并且连接至水平半导体图案的竖直半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞可在第一方向上延伸。水平半导体图案可具有在第一方向上延伸的第一侧壁。第一侧壁可包括朝着共源极插塞突出的突起。根据本专利技术构思的示例实施例，一种三维半导体装置可包括：位于衬底上的堆叠结构，其在第一方向上延伸，并且包括竖直地堆叠同时彼此间隔开的电极；位于衬底与堆叠结构之间的水平半导体图案，水平半导体图案在第一方向上延伸；以及穿过堆叠结构并连接至水平半导体图案的竖直半导体图案。水平半导体图案可具有在第一方向上延伸的第一侧壁。在平面图中，第一侧壁可具有沿着第一方向的不平坦轮廓。根据本专利技术构思的示例实施例，一种制造三维半导体装置的方法可包括步骤：在衬底上形成下层；形成模制结构，在模制结构中，绝缘层和第一牺牲层交替地堆叠在下层上；形成穿过模制结构并且在第一方向上排列的沟道孔；通过沟道孔通过选择性地蚀刻下层来形成凹陷区；以及通过利用半导体材料填充沟道孔和凹陷区，在凹陷区中形成水平半导体图案并在沟道孔中形成竖直半导体图案。水平半导体图案可具有在第一方向上延伸的第一侧壁。第一侧壁可包括在与第一方向交叉的第二方向上突出的突起。附图说明图1是示出根据示例实施例的三维半导体装置的示意图。图2是示出根据示例实施例的三维半导体装置的单元阵列的示意性框图。图3是示出根据示例实施例的三维半导体装置的平面图。图4A和图4B是分别沿着图3的线I-I'和II-II'截取的剖视图，示出了根据示例实施例的三维半导体装置。图5是示出图4B的部分M的放大图。图6是示出根据示例实施例的水平半导体图案和竖直半导体图案的透视图。图7A至图14A是示出沿着图3的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。图7B至图14B是示出沿着图3的线II-II'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。图15是示出根据示例实施例的三维半导体装置的平面图。图16是示出根据示例实施例的三维半导体装置的平面图。图17是沿着图16的线I-I'截取的剖视图，示出了根据示例实施例的三维半导体装置。图18至图23是示出沿着图16的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。具体实施方式现在，将参照示出了一些示例实施例的附图更完全地描述各个示例实施例。然而，本专利技术构思可按照许多替代形式实现，并且不应理解为仅限于本文阐述的示例实施例。图1是示出根据示例实施例的三维半导体装置的示意图。参照图1，三维(3-D)半导体装置可包括单元阵列区CAR和外围电路区。外围电路区可包括行解码器区ROWDCR、页缓冲器区PBR、列解码器区COLDCR和控制电路区。在一些实施例中，可在单元阵列区CAR与行解码器区ROWDCR之间布置连接区CTR。包括多个存储器单元的存储器单元阵列可布置在单元阵列区CAR中。在一些实施例中，单元阵列可包括按照三维排列的存储器单元、连接至各存储器单元的多条字线和连接至各存储器单元的多条位线。用于选择存储器单元阵列的字线的行解码器可布置在行解码器区ROWDCR中。用于电连接存储器单元阵列和行解码器的互连结构可布置在连接区CTR中。行解码器可根据地址信息选择字线之一，并且可响应于控制电路区中的控制电路的控制信号将字线电压提供至选择的字线和未选择的字线。在页缓冲器区PBR中，可布置用于读存储在存储器单元中的数据的页缓冲器。页缓冲器可根据操作模式暂时存储将被存储在存储器单元中的数据，或者可感测存储在存储器单元中的数据。页缓冲器可在编程操作模式下作为写驱动器电路操作，并且可在读操作模式下作为读出放大器电路操作。列解码器可布置在列解码器区COLDCR中，以连接至存储器单元阵列的位线。列解码器可在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传输路径。图2是示出根据示例实施例的三维半导体装置的单元阵列的示意性框图。参照图2，单元阵列区CAR可包括多个单元阵列块BLK1、BLK2、…、BLKn。单元阵列块BLK1、BLK2、…、BLKn各自可包括堆叠结构，堆叠结构包括在第一方向D1和第二方向D2上延伸的平面上的第三方向D3上堆叠的电极。堆叠结构可与多个竖直结构(或者半导体柱)一起构造按照三维方式排列的存储器单元。在实施例中，单元阵列块BLK1、BLK2、…、BLKn各自可包括电连接至存储器单元的位线。图3是示出根据示例实施例的三维半导体装置的平面图。图4A和图4B是分别沿着图3的线I-I'和II-II'截取的剖视图，示出了根据示例实施例的三维半导体装置。图5是示出图4B的部分M的放大图。图6是示出根据示例实施例的水平半导体图案和竖直半导体图案的透视图。参照图3、图4A、图4B、图5和图6，下绝缘图案110可布置在衬底100上。下绝缘图案110可在平行于衬底100的上表面的第一方向D1上延伸。下绝缘图案110可排列为在垂直于第一方向D1的第二方向D2上彼此间隔开。在一些实施例中，衬底100可包括硅衬底、锗衬底或硅-锗衬底。下绝缘图案110可包括氧化硅、氮化硅或氮氧化硅。在邻近的下绝缘图案110之间可限定沟槽TR。沟槽TR可在第一方向D1上延伸。第一连接半导体图案111中的每一个可填充各个对应的沟槽TR的至少一部分。例如，第一连接半导体图案111可共形地形成在沟槽TR中。第一连接半导体图案111中的每一个可直接覆盖下绝缘图案110的侧壁和衬底100的上表面。第一连接半导体图案111中的每一个的上部可包括杂质区DR。杂质区DR可为包含杂质(例如，碳)的阻挡层。第二连接半导体图案113可填充间隙区，每一个间隙区由第一连接半导体图案111中的每一个限定。第二连接半导体图案113的上部可在下绝缘图案110上方竖直地突出。相对于衬底100的上表面，第二连接半导体图案113的上表面可高于下绝缘图案110的上表面。第二连接半导体图案113可具有第一导电类型(例如，p型)。沟槽TR中的第一连接半导体图案111和第二连接半导体图案113可在第一方向D1上延伸。第一连接半导体图案111和第二连接半导体图案113可排列为在第二方向D2上彼此间隔开。在一些实施例中，第一连接半导体图案111和第二连接半导体图本文档来自技高网...

【技术保护点】
1.一种三维半导体装置，包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；水平半导体图案，其位于所述衬底与所述堆叠结构之间；竖直半导体图案，其穿过所述堆叠结构，并且连接至所述水平半导体图案；以及共源极插塞，其位于所述堆叠结构的一侧，其中，所述堆叠结构、所述水平半导体图案和所述共源极插塞在第一方向上延伸，所述水平半导体图案具有在所述第一方向上延伸的第一侧壁，并且所述第一侧壁包括朝着所述共源极插塞突出的突起。

【技术特征摘要】
2017.04.10 KR 10-2017-00462291.一种三维半导体装置，包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；水平半导体图案，其位于所述衬底与所述堆叠结构之间；竖直半导体图案，其穿过所述堆叠结构，并且连接至所述水平半导体图案；以及共源极插塞，其位于所述堆叠结构的一侧，其中，所述堆叠结构、所述水平半导体图案和所述共源极插塞在第一方向上延伸，所述水平半导体图案具有在所述第一方向上延伸的第一侧壁，并且所述第一侧壁包括朝着所述共源极插塞突出的突起。2.根据权利要求1所述的三维半导体装置，其中，所述竖直半导体图案的第一竖直半导体图案邻近于所述突起中的第一突起，在平面图中，所述第一突起的第一点与所述第一竖直半导体图案的中心点之间的第一距离是第一长度，在平面图中，所述第一突起的第二点与所述第一竖直半导体图案的中心点之间的第二距离是第二长度，并且所述第一长度与所述第二长度实质上相同。3.根据权利要求2所述的三维半导体装置，其中，所述竖直半导体图案的第二竖直半导体图案邻近于所述第一竖直半导体图案，在平面图中，所述第一竖直半导体图案的中心点与所述第二竖直半导体图案的中心点之间的第三距离是第三长度，并且所述第三长度小于所述第一长度的两倍。4.根据权利要求3所述的三维半导体装置，其中，在平面图中，所述堆叠结构的侧壁与所述第一竖直半导体图案的中心点之间的最小距离是第四长度，并且所述第四长度大于所述第一长度。5.根据权利要求1所述的三维半导体装置，其中，所述竖直半导体图案按照第一列和第二列构造，所述第一列和第二列分别包括在所述第一方向上排列成一行的所述竖直半导体图案，并且所述第一列的竖直半导体图案邻近于所述突起。6.根据权利要求5所述的三维半导体装置，其中，所述第一侧壁包括各突起之间的凹部，并且所述凹部分别朝着所述第二列的竖直半导体图案。7.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案还具有与所述第一侧壁相对的第二侧壁，并且所述第二侧壁包括沿着所述第一方向的突起。8.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案还具有与所述第一侧壁相对的第二侧壁，并且在平面图中，所述第二侧壁具有沿着所述第一方向的线形轮廓。9.根据权利要求1所述的三维半导体装置，还包括数据存储层，其位于所述电极与所述竖直半导体图案之间。10.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案和所述竖直半导体图案包括相同的材料。11.根据权利要求1所述的三维半导体装置，还包括：连接半导体图案，其位于所述衬底与所述水平半导体图案之间；以及共源极区，其位于所述连接半导体图案中，其中，所述连接半导体图案在与所述第一方向交叉的第二方向上延伸，并且将所述水平半导体图案电连接至所述衬底，并且所述共源极插塞连接至所述共源极区。12.一种三维半导体装置，包括：堆叠结...

【专利技术属性】
技术研发人员：李昭贤，沈善一，李载德，张在薰，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR