三维半导体存储器件及制造其的方法技术

提供了一种三维半导体存储器件及制造其的方法。该器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到第一杂质区域；以及第二杂质区域，其在第一杂质区域与外围接触插塞之间，第二杂质区域包括与第一杂质不同的第二杂质。外围接触插塞包括接触第二杂质区域的下部和从下部连续延伸的上部，下部和上部的每个的下宽度小于其上宽度，并且下部的上宽度大于上部的下宽度。

【技术实现步骤摘要】
三维半导体存储器件及制造其的方法
本公开涉及高度集成的三维半导体存储器件及制造其的方法。
技术介绍
期望半导体器件的更高集成度以满足消费者对性能和价格的要求。在半导体器件的情况下，因为其集成度是决定产品价格的重要因素，所以特别期望增大的集成度。在常规二维或平面半导体器件的情况下，因为其集成度主要由单位存储单元所占据的面积决定，所以集成度受到精细图案形成技术水平极大地影响。然而，增加图案精细度所需的昂贵的工艺设备为二维或平面半导体器件设定了集成复杂度的实际限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
技术实现思路
专利技术构思的一些实施方式提供了具有改善的集成密度的三维半导体存储器件及制造其的方法。根据专利技术构思的一些实施方式，一种三维半导体存储器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到第一杂质区域；以及第二杂质区域，其在第一杂质区域与外围接触插塞之间，第二杂质区域包括与第一杂质不同的第二杂质。外围接触插塞包括接触第二杂质区域的下部和从下部连续延伸的上部，下部和上部的每个的下宽度小于其上宽度，并且下部的上宽度大于上部的下宽度。根据专利技术构思的一些实施方式，一种三维半导体存储器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括外围栅极堆叠和源极/漏极杂质区域，外围栅极堆叠包括第一侧和第二侧，源极/漏极区域在外围栅极堆叠的两侧；以及外围接触插塞，其分别连接到源极/漏极杂质区域。源极/漏极杂质区域的每个包括掺杂有第一杂质的第一杂质区域以及包括与第一杂质不同的第二杂质的第二杂质区域。外围接触插塞与源极/漏极杂质区域的第二杂质区域接触。根据专利技术构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括：提供包括外围电路区域和单元阵列区域的衬底；在衬底的外围电路区域上形成外围结构，外围结构包括外围栅极堆叠、在外围栅极堆叠的两侧的源极/漏极杂质区域、以及覆盖外围栅极堆叠和源极/漏极杂质区域的下绝缘层；形成穿透下绝缘层并分别与源极/漏极杂质区域接触的牺牲插塞；形成与外围结构间隔开的电极结构，电极结构包括垂直地堆叠在衬底的单元阵列区域上的电极；形成覆盖电极结构、外围结构和牺牲插塞的上绝缘层；形成穿透上绝缘层并分别暴露牺牲插塞的上接触孔；去除由上接触孔暴露的牺牲插塞；以及在下接触孔和上接触孔中形成外围接触插塞，外围接触插塞分别电连接到源极/漏极杂质区域。附图说明示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如在此所述的非限制性的示例实施方式。专利技术构思可以涉及三维布置的存储单元。例如，专利技术构思可以涉及如美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号以及美国专利公开第2011/0233648号中公开的三维布置的存储单元，其每个的全部内容通过引用在此合并。图1是根据本专利技术构思的一些实施方式的三维半导体存储器件的俯视图。图2A至图2J是沿图1的线I-I'截取的剖视图，以示出根据本专利技术构思的一些实施方式的制造三维半导体存储器件的方法。图3A至图3C是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“A”)的放大剖视图。图4A和图4B是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“B”)的放大剖视图。图5是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“C”)的放大剖视图。图6A和图6B是示出根据本专利技术构思的各种实施方式的三维半导体存储器件的外围电路区域的俯视图。图7A至图7H是示出根据本专利技术构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。图8A至图8I是示出根据本专利技术构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。图9是根据本专利技术构思的各种实施方式的三维半导体存储器件的剖视图。应注意，这些附图旨在示出某些示例实施方式中利用的方法、结构和/或材料的一般特性，并且补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可以不精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限定或限制由示例实施方式涵盖的值或性质的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和位置可以被减小或夸大。相似或相同的附图标记在各种各样的附图中的使用旨在表示相似或相同的元件或特征的存在。具体实施方式现在将参照其中示出示例实施方式的附图更全面地描述本专利技术构思的示例实施方式。图1是根据本专利技术构思的一些实施方式的三维半导体存储器件的俯视图。图2A至图2J是沿图1的线I-I'截取的剖视图，以示出根据本专利技术构思的一些实施方式的制造三维半导体存储器件的方法。参照图1和图2A，衬底10可以包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。连接区域CNR可以位于单元阵列区域CAR与外围电路区域PCR之间。衬底10可以由具有半导体性质的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、或者用绝缘材料覆盖的半导体或导体材料形成，或者包括具有半导体性质的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、或者用绝缘材料覆盖的半导体或导体材料。例如，衬底10可以是或者可以包括具有第一导电性的硅晶片。用于向存储单元写入数据或从存储单元读取数据的外围逻辑电路可以是例如可以形成在衬底10的外围电路区域PCR上。外围逻辑电路可以包括行解码器和列解码器、页缓冲器和/或控制电路。例如，外围逻辑电路可以包括电连接到存储单元的NMOS和PMOS晶体管、电阻器和电容器。例如，器件隔离层12可以形成在衬底10的外围电路区域PCR中以限定有源区域ACT。外围栅极堆叠PGS可以在衬底10的外围电路区域PCR上形成为交叉有源区域ACT。外围栅极堆叠PGS可以包括顺序地堆叠在衬底10上的外围栅极绝缘层21、掺杂多晶硅层23、栅极金属层25和硬掩模层27。外围栅极绝缘层21可以是或者可以包括硅氧化物层。硅氧化物层可以通过热氧化工艺形成。硅氧化物层可以通过原位水汽产生工艺被形成。间隔物可以形成在外围栅极堆叠PGS的两个侧表面上，并且源极/漏极杂质区域13可以通过在外围栅极堆叠PGS的两侧用第一杂质掺杂有源区域ACT而形成。第一杂质可以是从周期表的III族中选择的元素，例如硼。第一杂质可以是从周期表的V族中选择的元素，例如磷或砷。源极/漏极杂质区域13可以用离子注入工艺形成。例如，源极/漏极杂质区域13可以用高电流离子注入工艺形成。例如，源极/漏极杂质区域13可以用等离子体辅助掺杂工艺形成。然而，专利技术构思不限于此。在外围逻辑电路的形成之后，蚀刻停止层31和外围绝缘层33可以在衬底10上形成，例如顺序地形成。蚀刻停止层31可以被沉积以共形地覆盖外围逻辑电路。外围绝缘层33可以包括多个绝缘层(例如包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在所述衬底的所述单元阵列区域上的多个电极；外围逻辑电路，其被提供在所述衬底的所述外围电路区域上，所述外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到所述第一杂质区域；以及第二杂质区域，其在所述第一杂质区域与所述外围接触插塞之间，所述第二杂质区域包括与所述第一杂质不同的第二杂质，其中所述外围接触插塞包括接触所述第二杂质区域的下部以及从所述下部连续延伸的上部，所述下部和所述上部的每个的下宽度小于其上宽度，以及所述下部的所述上宽度大于所述上部的所述下宽度。

【技术特征摘要】
2017.04.07 KR 10-2017-00451141.一种三维半导体存储器件，包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在所述衬底的所述单元阵列区域上的多个电极；外围逻辑电路，其被提供在所述衬底的所述外围电路区域上，所述外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到所述第一杂质区域；以及第二杂质区域，其在所述第一杂质区域与所述外围接触插塞之间，所述第二杂质区域包括与所述第一杂质不同的第二杂质，其中所述外围接触插塞包括接触所述第二杂质区域的下部以及从所述下部连续延伸的上部，所述下部和所述上部的每个的下宽度小于其上宽度，以及所述下部的所述上宽度大于所述上部的所述下宽度。2.根据权利要求1所述的三维半导体存储器件，其中所述外围接触插塞具有与所述第一杂质区域间隔开的底表面。3.根据权利要求1所述的三维半导体存储器件，其中所述外围接触插塞具有位于所述衬底的顶表面之下的底表面。4.根据权利要求1所述的三维半导体存储器件，其中所述第二杂质区域具有比所述第一杂质区域的深度更小的深度。5.根据权利要求1所述的三维半导体存储器件，其中所述第二杂质区域的宽度小于所述第一杂质区域的宽度。6.根据权利要求1所述的三维半导体存储器件，其中所述第二杂质区域包含碳(C)、氮(N)和氟(F)中的至少一种。7.根据权利要求1所述的三维半导体存储器件，其中所述外围接触插塞的所述下部的垂直长度小于其所述上部的垂直长度。8.根据权利要求1所述的三维半导体存储器件，其中所述外围接触插塞的所述上部的顶表面在所述电极中的最上面的电极的顶表面之上。9.根据权利要求1所述的三维半导体存储器件，还包括：下绝缘层，其覆盖所述外围逻辑电路；以及上绝缘层，其覆盖所述电极结构和所述下绝缘层，其中所述上绝缘层的底表面部分地覆盖所述外围接触插塞的所述下部的顶表面。10.根据权利要求9所述的三维半导体存储器件，还包括：单元接触插塞，其穿透所述上绝缘层并且分别连接到所述电极结构的所述电极的端部，其中所述外围接触插塞具有与所述单元接触插塞的顶表面共平面的顶表面。11.根据权利要求1所述的三维半导体存储器件，还包括：多个垂直结构，其穿透所述电极结构并且连接到所述衬底，其中所述垂直结构的每个包括穿透所述电极结构的下部并连接到所述衬底的下半导体图案以及穿透所述电极结构的上部并连接到所述下半导体图案的上半导体图案，以及所述下半导体图案的顶表面位于所述外围接触插塞的所述下部的顶表面之下。12.一种三维半导体存储器件，包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在所述衬底的所述单元阵列区域上的多个电极；外围逻辑电路，其被提供在所述衬底的所述外围电路区域上，所述外围逻辑电路包括外围栅极堆叠和源极/漏极杂质区域，所述外围栅极堆叠包括第一侧和第二侧，所述源极/漏极区域在所述外围栅极堆叠的两侧；以及外围接触插塞，其分别连接到所述源极/漏极杂质区域，其中所述源极/漏极杂质区域的每个包括，第一杂质区域，其掺杂有第一杂质，以及第二杂质区域，其包括与所述第一杂质不同的第二杂质，其中所述外围接触插塞与所...

【专利技术属性】
技术研发人员：李太熙，李朱嬿，黄志勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR