半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该半导体结构包含一基底，定义有一存储区以及一周边区，一栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，一位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metaloxidesemiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。电容是通过存储电极(storagenode)与形成于电极接触洞(nodecontact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitoroverbitline，以下简称为COB)与位线下电容(capacitorunderbitline，CUB)。随着DRAM的集成度提高，COB中用以提供存储电极电连接的接触插塞结构与位线间的重叠边际(overlaymargin)随之降低，换句话说即造成制作工艺良率的问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。
技术实现思路
本专利技术提供一种半导体结构，包含一基底，定义有一存储区(记忆体区)以及一周边区，一栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，一位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。本专利技术另提供一种半导体结构的制作方法，包含：首先，提供一基底，定义有一存储区以及一周边区，接着形成一氧化介电层于该存储区以及该周边区内的该基底上，然后在该氧化介电层形成之后，形成一栅极堆叠结构于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，另外在该氧化介电层形成之后，形成一位线堆叠结构于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面。本专利技术的特征在于，形成突出于基底表面的绝缘层，可以降低后续填入绝缘层于凹槽中的难度，并且提高整体半导体元件的良率。另外，本专利技术在位线形成之前，预先在周边区域内形成氧化介电层，因此后续步骤中，当位线完成以后，不需要再于周边区域内形成氧化介电层，可以避免形成氧化介电层的高温破坏位线等结构。附图说明图1至图10为本专利技术所提供的半导体元件的制作方法的第一优选实施例示意图，其中：图1为形成一氧化介电层于一基底上的示意图；图2为形成一绝缘层以及一第一栅极层之后的示意图；图3为形成多个凹槽于基底之后的示意图；图4为形成字符线层于凹槽中的示意图；图5为形成绝缘层填满各凹槽的示意图；图6为进行一平坦化步骤的示意图；图7为形成一位线接触凹槽后的示意图；图8为形成一第二栅极层以及一掩模层之后的示意图；图9为进行一图案化步骤之后的示意图；以及图10为形成一介电层以及多个接触洞之后的示意图。主要元件符号说明100基底102存储区域(记忆体区域)104周边区域106浅沟隔离108氧化介电层110绝缘层110a顶面112第一栅极层112a顶面114掩模层116凹槽118字符线层119字符线120绝缘层120a顶面121第一绝缘层122凹槽124第二栅极层126掩模层130位线结构132栅极结构140介电层142凹槽A直径B直径具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。请参考图1至图10，其为本专利技术所提供的半导体元件的制作方法的一第一优选实施例示意图。如图1所示，本优选实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储区域102与一周边区域104，其中存储区域102为预定在后续制作工艺中形成如动态随机存取存储器(dynamicrandomaccessmemory，DRAM)等存储元件的区域，而周边区域104则预定形成如栅极等元件于其中。在本优选实施例中，在存储区域102与周边区域104内形成多个浅沟隔离(shallowtrenchisolations，STI)结构106，用以定义多个用以容置晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。接着，在存储区域102与周边区域104内的基底100上形成一氧化介电层108。氧化介电层108例如通过一热氧化步骤所形成，因此可能仅位于基底100的表面，而不会位于浅沟隔离106的表面。值得注意的是，形成氧化介电层108的过程中通常伴随着高温制作工艺，本专利技术中预先在周边区域104内形成氧化介电层108，因此后续步骤中，当位线完成以后，不需要再于周边区域104内形成氧化介电层，可以避免形成氧化介电层的高温破坏已经完成的位线等结构。如图2所示，以沉积、光刻与蚀刻等步骤，在存储区域102内形成一绝缘层110，再进行另一沉积、光刻与蚀刻等步骤，在周边区域104内形成一第一栅极层112，其中绝缘层110材料例如为氧化硅或是氮化硅，而第一栅极层112的材料较佳包含有硅。此外在本专利技术中，并不限于先形成绝缘层110或是第一栅极层112，但是由于当上述两者都完成后，会再进行一平坦化步骤(图未示)，因此绝缘层110的一顶面110a以及第一栅极层112的一顶面112a将会齐平。此外，在绝缘层110形成之前，可进行一离子注入步骤，在存储区域102的主动区域中形成掺杂区，用来当作后续栅极或是字符线的轻掺杂漏极(LDD，图未示)或源/漏极区(S/D，图未示)如图3所示，可选择性地在绝缘层110以及第一栅极层112上形成一掩模层114，掩模层114的材质为一与绝缘层110具有不同蚀刻速率的材料，例如为氮化硅、氧化硅、氮氧化硅等，但不限于此。接下来，在存储区域102内形成多个凹槽116，穿过基底100与浅沟隔离106。如图4所示，在存储区域102内的各凹槽116中填入一字符线层118，以形成多个字符线119。其中字符线层118可能包含有多层结构，例如包含有至少一介电层以及一导电层等。此处为了附图简洁，仅以单层结构表示字符线层118。接下来，如图5所示，形本文档来自技高网...

【技术保护点】
1.一种半导体元件，包含：基底，定义有一存储区以及一周边区；栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有第一栅极层，以及第二栅极层位于该第一栅极层上；位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。

【技术特征摘要】
1.一种半导体元件，包含：基底，定义有一存储区以及一周边区；栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有第一栅极层，以及第二栅极层位于该第一栅极层上；位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。2.如权利要求1所述的半导体元件，其中该位线堆叠结构中的该第一绝缘层上，还包含有第三栅极层。3.如权利要求2所述的半导体元件，其中该第三栅极层的材料与该第二栅极层的材料相同。4.如权利要求2所述的半导体元件，其中该第三栅极层的一顶面与该第二栅极层的一顶面齐平。5.如权利要求2所述的半导体元件，还包含有第二绝缘层，位于该基底上，且位于该第一绝缘层与该第三栅极层之间。6.如权利要求5所述的半导体元件，其中该第一绝缘层的该顶面与该第二绝缘层的一顶面齐平。7.如权利要求5所述的半导体元件，其中该第一绝缘层以及该第二绝缘层中包含有凹槽，且部分该第三栅极层填入该凹槽内并与该基底接触。8.如权利要求1所述的半导体元件，还包含有至少两掩模层，分别位于该栅极堆叠结构的该第二栅极层上，以及位于该位线堆叠结构的该第三栅极层上。9.如权利要求5所述的半导体元件，还包含多条埋入式字符线位于该存储区内。10.如权利要求5所述的半导体元件，还包含氧化介电层，位于该第二绝缘层以及该基底之间，以及位于该第一栅极层与该基底之间。11.一种半导体元件的制作方法，包含：提供一基底，定义有存储区以及周边区；形成...

【专利技术属性】
技术研发人员：王嫈乔，童宇诚，冯立伟，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71