半导体结构及其形成方法技术

技术编号:19241402 阅读:35 留言:0更新日期:2018-10-24 04:33
一种半导体结构及其形成方法,方法包括:提供基底,基底上具有栅极结构,栅极结构两侧基底内具有源漏掺杂区,栅极结构露出的基底上具有层间介质层且层间介质层覆盖栅极结构顶部;在栅极结构两侧的层间介质层内形成露出源漏掺杂区的第一接触开口;形成贯穿栅极结构上方层间介质层的第二接触开口;形成第二接触开口后,对源漏掺杂区进行预非晶化注入工艺;预非晶化注入工艺后,在第一接触开口底部形成金属硅化物层;形成所述金属硅化物层后在第一接触开口内形成第一接触孔插塞,在第二接触开口内形成第二接触孔插塞。本发明专利技术可以避免形成于第一接触开口底部的无定型层在第二接触开口的形成过程中发生氧化,从而避免出现难以形成金属硅化物层的问题。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域,尤其涉及一种半导体结构及其形成方法。
技术介绍
随着集成电路制造技术的不断发展,器件关键尺寸是不断变小,相应出现了很多问题。如接触孔插塞与源漏掺杂区之间接触电阻的增加,从而导致半导体器件的响应速度降低,信号出现延迟,驱动电流减小,进而导致半导体器件的性能退化。为了降低接触孔插塞与源漏掺杂区的接触电阻,引入了金属硅化物工艺,所述金属硅化物具有较低的电阻率,可以显著减小接触电阻,从而提高驱动电流。随着器件关键尺寸的不断变小,采用金属硅化物工艺后,接触电阻已难以满足工艺需求,因此目前引入了预非晶化注入(Pre-amorphizationImplant,PAI)工艺;通过对源漏掺杂区进行预非晶化注入,以降低所述源漏掺杂区和沟道区的肖特基势垒高度(SchottkyBarrierHeight,SBH),从而减小接触电阻,进而提高驱动电流。但是,所形成半导体结构的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法,在有效降低肖特基势垒高度的同时,提高半导体结构的电学性能。为解决上述问题,本专利技术提供一种半导体结构的形成方法,包括:提供基底,所述基底上具有栅极结构,所述栅极结构两侧的基底内具有源漏掺杂区,所述栅极结构露出的基底上具有层间介质层,所述层间介质层覆盖所述栅极结构顶部;在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口;形成贯穿所述栅极结构上方层间介质层的第二接触开口;形成所述第二接触开口后,对所述源漏掺杂区进行预非晶化注入工艺;在所述预非晶化注入工艺后,在所述第一接触开口的底部形成金属硅化物层;形成所述金属硅化物层后,在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞,在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。相应的,本专利技术还提供一种半导体结构,包括:基底,所述基底上具有栅极结构,所述栅极结构两侧的基底内具有源漏掺杂区,所述栅极结构顶部具有阻挡层,所述栅极结构露出的基底上具有层间介质层,所述层间介质层覆盖所述阻挡层顶部;第一接触开口,位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区;第二接触开口,贯穿所述栅极结构上方的层间介质层和阻挡层并露出所述栅极结构顶部;金属硅化物层,位于所述第一接触开口底部;与所述源漏掺杂区电连接的第一接触孔插塞,位于所述金属硅化物层上且位于所述第一接触开口内;与所述栅极结构电连接的第二接触孔插塞,位于所述第二接触开口内。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术在形成所述第二接触开口后,对源漏掺杂区进行预非晶化注入工艺,相比先进行预非晶化注入工艺后形成第二接触开口的方案,本专利技术所述方案可以避免形成于所述第一接触开口底部的无定型层(amorphouslayer)在所述第二接触开口的形成过程中发生氧化,从而可以避免出现因所述无定型层发生氧化而难以形成金属硅化物层的问题;所以通过本专利技术所述方案,一方面,仍旧可以通过预非晶化注入工艺以降低所述源漏掺杂区和沟道区的肖特基势垒高度,从而减小接触电阻,进而提高器件驱动电流;另一方面,可以避免对金属硅化物层的形成造成不良影响,从而有利于提高所形成半导体结构的电学性能。可选方案中,所述栅极结构顶部和层间介质层之间还具有阻挡层;形成贯穿所述栅极结构上方层间介质层的第二接触开口的步骤中,所述第二接触开口露出所述阻挡层。因此,对所述源漏掺杂区进行预非晶化注入工艺的过程中,所述阻挡层可以对所述栅极结构起到保护作用,从而避免所述预非晶化注入工艺对所述栅极结构造成离子污染(contamination)的问题。可选方案中,形成所述底部介质层和栅极结构之后,在形成所述阻挡层之前,所述底部介质层的顶部与所述栅极结构的顶部齐平;形成所述阻挡层的步骤包括:形成所述栅极结构和底部介质层后,去除部分厚度的所述栅极结构,在所述底部介质层内形成凹槽;在所述凹槽内填充阻挡材料,所述阻挡材料还位于所述底部介质层的顶部;研磨去除位于所述底部介质层顶部的阻挡材料,所述凹槽中的剩余阻挡材料作为阻挡层,所述阻挡层顶部与所述底部介质层顶部齐平。形成所述阻挡层时未额外采用光罩,因此有利于降低制造成本。本专利技术提供的半导体结构包括基底,所述基底上具有栅极结构,所述栅极结构两侧的基底内具有源漏掺杂区,所述栅极结构顶部具有阻挡层,所述栅极结构露出的基底上具有层间介质层,所述层间介质层覆盖所述阻挡层顶部;因此在半导体制造过程中,可以在形成位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区的第一接触开口、以及贯穿所述栅极结构上方层间介质层的第二接触开口之后,对所述源漏掺杂区进行预非晶化注入工艺;所述阻挡层可以在所述预非晶化注入工艺过程中对所述栅极结构起到保护作用,避免所述预非晶化注入工艺对所述栅极结构造成离子污染的问题;此外,在半导体制造过程中,通常在形成所述第一接触开口后,对源漏掺杂区进行预非晶化注入工艺以在所述第一接触开口底部的无定型层,通过所述半导体结构,可以先形成第二接触开口后进行预非晶化注入工艺的工艺顺序,以避免所述第一接触开口底部的无定型层在所述第二接触开口的形成过程中发生氧化,从而可以避免出现因所述第一接触开口底部无定型层发生氧化而难以形成金属硅化物层的问题;所以,通过本专利技术所述半导体结构,不仅可以降低所述源漏掺杂区和沟道区的肖特基势垒高度,从而减小接触电阻,以提高器件驱动电流,还可以避免对金属硅化物层的形成造成不良影响,从而使所述半导体结构的电学性能得到提高。附图说明图1至图16是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图;图17是本专利技术半导体结构一实施例的结构示意图。具体实施方式由
技术介绍
可知,预非晶化注入工艺可以有效降低肖特基势垒高度,但是所形成半导体结构的电学性能仍有待提高。分析其原因在于:半导体结构的接触孔插塞包括位于栅极结构两侧的源漏掺杂区表面的第一接触孔插塞,用于实现器件源区或漏区与外部电路的连接;还包括位于所述栅极结构表面的第二接触孔插塞,用于实现栅极结构与外部电路的连接。在半导体结构的形成方法中,常用的方法为:在层间介质层内形成露出源漏掺杂区的第一接触开口后,先对所述第一接触开口底部的源漏掺杂区预非晶化注入工艺,在所述第一接触开口底部形成无定型层;在所述预非晶化注入工艺后,形成贯穿所述栅极结构上方层间介质层并露出所述栅极结构顶部的第二接触开口;形成所述第二接触开口后,在所述第一接触开口的底部形成金属硅化物层;形成所述金属硅化物层后,在所述第一接触开口内形成与所述源漏掺杂区电连接第一接触孔插塞,在所述第二接触开口内形成与所述栅极结构电连接第二接触孔插塞。但是,在所述第二接触开口的形成过程中,采用的工艺包括灰化工艺(Asher),所述灰化工艺所采用的气体包括含氧气体,因此所述灰化工艺容易氧化所述无定型层;所述无定型层的氧化容易导致后续难以在所述第一接触开口底部形成金属硅化物层,从而导致所形成半导体结构的电学性能下降。为了解决所述技术问题,本专利技术在形成第二接触开口后,对源漏掺杂区进行预非晶化注入工艺,相比先进行预非晶化注入工艺后形成第二接触开口的方案,本专利技术所述方案可以避免形成于所述第一接触开口底部的无定型层本文档来自技高网
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【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底上具有栅极结构,所述栅极结构两侧的基底内具有源漏掺杂区,所述栅极结构露出的基底上具有层间介质层,所述层间介质层覆盖所述栅极结构顶部;在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口;形成贯穿所述栅极结构上方层间介质层的第二接触开口;形成所述第二接触开口后,对所述源漏掺杂区进行预非晶化注入工艺;在所述预非晶化注入工艺后,在所述第一接触开口的底部形成金属硅化物层;形成所述金属硅化物层后,在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞,在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。

【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底上具有栅极结构,所述栅极结构两侧的基底内具有源漏掺杂区,所述栅极结构露出的基底上具有层间介质层,所述层间介质层覆盖所述栅极结构顶部;在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口;形成贯穿所述栅极结构上方层间介质层的第二接触开口;形成所述第二接触开口后,对所述源漏掺杂区进行预非晶化注入工艺;在所述预非晶化注入工艺后,在所述第一接触开口的底部形成金属硅化物层;形成所述金属硅化物层后,在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞,在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述预非晶化注入工艺的参数包括:注入离子为Ge离子,注入的离子能量为3KeV至10KeV,注入的离子剂量为1E14atom/cm2至3E15atom/cm2。3.如权利要求1所述的半导体结构的形成方法,其特征在于,所述基底用于形成P型器件,所述源漏掺杂区的掺杂离子包括Ge离子,Ge的原子百分比含量为35%至65%;或者,所述基底用于形成N型器件,所述源漏掺杂区的掺杂离子包括P离子,P离子的掺杂浓度为1E21atom/cm3至3E21atom/cm3。4.如权利要求1所述的半导体结构的形成方法,其特征在于,在形成所述第一接触开口和第二接触开口之前,所述栅极结构顶部和层间介质层之间还具有阻挡层;形成贯穿所述栅极结构上方层间介质层的第二接触开口的步骤中,所述第二接触开口露出所述阻挡层;在所述预非晶化注入工艺后,在所述第一接触开口的底部形成金属硅化物层之前,所述形成方法还包括:刻蚀所述第二接触开口底部的阻挡层,使所述第二接触开口贯穿所述阻挡层并露出所述栅极结构顶部。5.如权利要求4所述的半导体结构的形成方法,其特征在于,所述阻挡层的材料为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或无定形碳。6.如权利要求4所述的半导体结构的形成方法,其特征在于,所述阻挡层的厚度为5nm至20nm。7.如权利要求4所述的半导体结构的形成方法,其特征在于,所述层间介质层包括:位于所述栅极结构露出的基底上的底部介质层,所述底部介质层露出所述阻挡层顶部;位于所述底部介质层和所述阻挡层上的顶部介质层;在形成所述阻挡层之前,所述底部介质层的顶部与所述栅极结构的顶部齐平;形成所述阻挡层的步骤包括:形成所述栅极结构和底部介质层后,去除部分厚度的所述栅极结构,在所述底部介质层内形成凹槽;在所述凹槽内填充阻挡材料,所述阻挡材料还位于所述底部介质层的顶部;研磨去除位于所述底部介质层顶部的阻挡材料,所述凹槽中的剩余阻挡材料作为阻挡层,所述阻挡层顶部与所述底部介质层顶部齐平。8.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述栅极结构的工艺为先形成高k栅介质层先形成栅电极层工艺或者后形成高k栅介质层后形成栅电极...

【专利技术属性】
技术研发人员:李勇
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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