制造半导体装置的方法以及半导体装置制造方法及图纸

本申请提供了一种制造半导体装置的方法以及半导体装置。该制造半导体装置的方法包括：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成连接至第一源极/漏极区的第一接触图案。第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。

【技术实现步骤摘要】
制造半导体装置的方法以及半导体装置相关申请的交叉引用本申请要求于2017年4月3日在韩国知识产权局提交的韩国专利申请No.10-2017-0043122的优先权，该申请的全部内容以引用方式并入本文中。
本公开涉及一种制造半导体装置的方法，并且具体地说，涉及一种制造包括场效应晶体管的半导体装置的方法。
技术介绍
由于其小尺寸、多功能和/或低成本特性，半导体装置被认为是电子工业中的重要元件。半导体装置可分为用于存储数据的存储器装置、用于处理数据的逻辑装置和包括存储器和逻辑元件二者的混合装置。为了符合对具有快速度和/或低功耗的电子装置的增加的需求，重要的是实现具有高可靠性、高性能和/或多功能的半导体装置。为了满足这些技术标准，半导体装置的复杂性和/或集成密度正在增大。
技术实现思路
本公开的一些实施例提供了一种制造设置有具有改进的电特性的场效应晶体管的半导体装置的方法。根据本公开的一些实施例，一种制造半导体装置的方法可包括以下步骤：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成耦接至第一源极/漏极区的第一接触图案。第一源极/漏极区可包括具有大于第一晶格常数的第二晶格常数的半导体元素。根据本公开的一些实施例，一种制造半导体装置的方法可包括以下步骤：在衬底的PMOSFET区上形成第一器件隔离层以限定第一有源图案，第一有源图案的上部竖直地突出于第一器件隔离层上；形成栅电极，以与第一有源图案交叉；在邻近于栅电极的一侧的第一有源图案上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成耦接至第一源极/漏极区的第一接触图案。根据本公开的一些实施例，一种半导体装置可包括：衬底的PMOSFET区上的第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；栅电极，其与第一有源图案交叉，并且在第一方向上延伸；第一源极/漏极区，其在栅电极的一侧设置在第一有源图案中；以及耦接至第一源极/漏极区的第一接触图案。第一源极/漏极区可包括具有大于第一晶格常数的第二晶格常数的半导体元素，第一源极/漏极区的上部可包括作为杂质的镓(Ga)，并且第一源极/漏极区中的镓的浓度可在从第一接触图案朝着第一源极/漏极区的下部的方向上减小。附图说明从下面结合附图的简单描述中将更加清楚地理解示例实施例。附图代表如本文所述的非限制性示例实施例。图1是示出根据本公开的一些实施例的半导体装置的平面图。图2A至图2D分别是沿着图1的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。图3是图2A的部分M的放大的剖视图。图4、图6、图8、图10、图12、图14、图16和图18是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图5A、图7A、图9A、图11A、图13A、图15A、图17A和图19A分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线A-A'截取的剖视图。图5B、图7B、图9B、图11B、图13B、图15B、图17B和图19B分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线B-B'截取的剖视图。图7C、图9C、图11C、图13C、图15C、图17C和图19C分别是沿着图6、图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。图9D、图11D、图13D、图15D、图17D和图19D分别是沿着图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。图20是根据本公开的一些实施例的镓掺杂工艺的流程图。图21是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图22A至图22D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。图23是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图24A至图24D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。具体实施方式现在，将在下文中参照其中示出了各个示例性实施例的附图更完全地描述本公开。然而，本专利技术可按照许多不同形式实现，并且不应被理解为限于本文阐述的示例性实施例。应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的书面说明。然而，这些附图不一定按照比例，并且可以并非精确地反映任何给出的实施例的精确结构或性能特征，并且不应被解释为局限或限制通过示例实施例包含的值或特性的范围。例如，为了清楚，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的标号旨在指示存在相似或相同的元件或特征。可将诸如“第一”、“第二”、“第三”等的序数词简单地用作特定元件、步骤等的标签，以将这些元件、步骤等彼此区分。说明书中的未利用“第一”、“第二”、“第三”等描述的术语在权利要求书中也可被称作“第一”或“第二”。另外，用特定序数词(例如，特定权利要求中的“第一”)引用的术语在其它地方可用不同的序数词(例如，说明书或另一权利要求中的“第二”)进行描述。例如，为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述诸如附图中所示的位置关系。应该理解，空间相对术语涵盖了装置的除图中所示的取向之外的不同取向。本文使用的诸如“相同”、“等同”、“平坦的”或“共面的”这些术语涵盖了包括可由于例如制造工艺导致的变化的同一性和近同一性。除非上下文或其它陈述另有说明，否则本文可使用术语“基本上”来强调这种含义。图1是示出根据本公开的一些实施例的半导体装置的平面图。图2A至图2D分别是沿着图1的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。图3是图2A的部分M的放大剖视图。如本文所用，半导体装置可指诸如半导体芯片(例如，形成在晶片上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括堆叠在封装体衬底上的一个或多个半导体芯片的半导体封装体或者包括多个封装体的封装体叠层装置的装置。这些装置可利用球栅阵列、引线键合、穿通衬底过孔或其它电连接元件形成，并且可包括诸如易失性存储器装置或非易失性存储器装置的存储器装置。参照图1、图2A至图2D和图3，可在衬底100的上部设置器件隔离层ST。器件隔离层ST可包括位于PMOSFET区PR中的部分和位于NMOSFET区NR中的部分。衬底100可为或可包括由硅、锗、硅锗或者半导体化合物中的至少一个制成的半导体晶圆。作为示例，衬底100可为硅晶圆。器件隔离层ST可由绝缘材料(例如，氧化硅)形成或可包括所述绝缘材料。在一些实施例中，衬底100可仅包括硅。PMOSFET区PR和NMOSFET区NR可在平行于衬底100的顶表面的第一方向D1上彼此间隔开，并且器件隔离层ST可介于PMOSFET区PR与NMOSFET区NR之间。PMOSFET区PR和NMOSFET区NR可在与第一方向D1交叉的第二方向D2上延伸。虽然未示出，但是PMOSFET区PR与NMOSFET区NR之间的本文档来自技高网...

【技术保护点】
1.一种制造半导体装置的方法，包括以下步骤：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在所述第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为所述第一源极/漏极区掺杂镓；在掺有镓的所述第一源极/漏极区上执行退火工艺；以及形成耦接至所述第一源极/漏极区的第一接触图案，其中，所述第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。

【技术特征摘要】
2017.04.03 KR 10-2017-00431221.一种制造半导体装置的方法，包括以下步骤：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在所述第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为所述第一源极/漏极区掺杂镓；在掺有镓的所述第一源极/漏极区上执行退火工艺；以及形成耦接至所述第一源极/漏极区的第一接触图案，其中，所述第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。2.根据权利要求1所述的方法，其中，为所述第一源极/漏极区掺杂的步骤包括：按照1.0E14/cm2至1.0E16/cm2的范围内的剂量和在1keV至10keV的范围内的功率下执行离子注入工艺。3.根据权利要求2所述的方法，其中，在从-100℃至0℃的范围内的温度下执行所述离子注入工艺。4.根据权利要求1所述的方法，其中，所述衬底包括硅(Si)，并且所述第一源极/漏极区包括硅锗(SiGe)。5.根据权利要求4所述的方法，其中，形成所述第一源极/漏极区的步骤包括：形成第一半导体图案、在所述第一半导体图案上形成第二半导体图案和在所述第二半导体图案上形成第三半导体图案，所述第二半导体图案中的锗的原子百分数高于所述第一半导体图案中的锗的原子百分数，所述第三半导体图案中的锗的原子百分数高于所述第二半导体图案中的锗的原子百分数，并且在所述第三半导体图案中掺杂镓。6.根据权利要求5所述的方法，其中，所述第一接触图案形成为接触所述第三半导体图案并且与所述第一半导体图案和所述第二半导体图案间隔开。7.根据权利要求1所述的方法，其中，形成所述第一接触图案的步骤包括：在所述衬底上形成层间绝缘层，以覆盖所述第一源极/漏极区；形成接触孔，以穿过所述层间绝缘层并暴露出所述第一源极/漏极区；在所述接触孔中形成阻挡层；以及在所述接触孔中形成导电层。8.根据权利要求7所述的方法，其中，形成所述第一接触图案的步骤还包括形成接触间隔件层以填充接触孔的一部分，并且在所述接触间隔件层上执行为所述第一源极/漏极区掺杂镓的步骤。9.根据权利要求1所述的方法，还包括以下步骤：将所述衬底的上部图案化，以形成第二有源图案；在所述第二有源图案的上部上执行选择性外延生长工艺，以形成第二源极/漏极区；以及形成耦接至所述第二源极/漏极区的第二接触图案，其中所述第二源极/漏极区中包括的半导体元素与所述衬底中包括的半导体元素相同，并且除所述第二源极/漏极区之外，将镓选择性地掺杂在所述第一源极/漏极区中。10.根据权利要求1所述的方法，其中，退火工艺是低温浸泡退火工艺、闪光灯退火工艺、激光退火工艺或尖峰退火工艺。11.根据权利要求1所述的方法，还包括：在所述衬底上形成牺牲图案以与所述第一有源图案交叉；以及将所述牺牲图案替换为栅电极，其中，所述第一源极/漏极区形成为与所述牺牲图案的一侧邻近。12.一种制造半导体装置的方法，包括以下步骤：在衬底的PMOSFET区上形成第一器件隔离层以限定第一有源图案，所述第一有源图案的上部竖直地突出于所述第一器件隔离层上；形成栅电极，以与所述第一有源图案交叉；在邻近于所述栅电极的一侧的第一有源图案上执行选择性外延生长工艺，以形成第一源极/漏极区；为所述第一源极/漏极区掺杂镓；在...

【专利技术属性】
技术研发人员：崔庆寅，金泰贤，申洪湜，金泰坤，朴栽永，佐佐木雄一朗，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR