改善钨金属层蚀刻微负载的方法技术

本发明专利技术公开一种改善钨金属层蚀刻微负载的方法。首先，提供一半导体基底，具有一主表面，其中该半导体基底上具有多个沟槽。在该半导体基底上全面沉积一钨金属层，并使该钨金属层填满该多个沟槽。对该钨金属进行一平坦化制作工艺，以于该钨金属层上形成一平坦化层。进行一第一蚀刻步骤，完全蚀除该平坦化层及部分该钨金属层，其中该平坦化层及该钨金属层于该第一蚀刻步骤的蚀刻选择比为1：1。再进行一第二蚀刻步骤，继续蚀刻该钨金属层，直到该钨金属层的上表面低于该半导体基底的该主表面。

【技术实现步骤摘要】
改善钨金属层蚀刻微负载的方法
本专利技术涉及半导体制作工艺
，特别是涉及一种改善钨金属层蚀刻微负载的方法。
技术介绍
已知，动态随机存取存储器的制作工艺中通常会进行埋入字符线的制作，其步骤包括在半导体基底中形成埋入字符线沟槽，再以化学气相沉积制作工艺在半导体基底上及埋入字符线沟槽内沉积钨金属层，接着凹陷蚀刻钨金属层，直到钨金属层的上表面低于半导体基底的主表面。上述作法的缺点在于钨金属层沉积后的表面粗糙度太大，因此在凹陷蚀刻钨金属层步骤时会有蚀刻微负载(microloadingeffect)现象，并导致埋入字符线的钨金属层上表面并非位于同一水平面上，对于元件的电性表现有不良的影响。
技术实现思路
本专利技术的主要目的在于提供一种改良的半导体制作工艺，以解决现有技术的不足与缺点。本专利技术一实施例公开一种改善钨金属层蚀刻微负载的方法。首先，提供一半导体基底，具有一主表面，其中该半导体基底上具有多个沟槽。在该半导体基底上全面沉积一钨金属层，并使该钨金属层填满该多个沟槽。对该钨金属进行一平坦化制作工艺，以于该钨金属层上形成一平坦化层。进行一第一蚀刻步骤，完全蚀除该平坦化层及部分该钨金属层，其中该平坦化层及该钨金属层于该第一蚀刻步骤的蚀刻选择比为1：1。再进行一第二蚀刻步骤，继续蚀刻该钨金属层，直到该钨金属层的上表面低于该半导体基底的该主表面。为让本专利技术上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而优选实施方式与附图仅供参考与说明用，并非用来对本专利技术加以限制者。附图说明图1至图5为依据本专利技术实施例所绘示的改善钨金属层蚀刻微负载的方法示意图。主要元件符号说明100半导体基底100a主表面102介电层104阻障层110钨金属层110a粗糙表面110b表面110c平坦表面110d上表面120平坦化层120a平坦表面12、14、16沟槽绝缘结构121、122、123沟槽填充绝缘层141～145沟槽具体实施方式在本专利技术的以下详细描述中，所参考的附图也构成说明书的一部分，其例示出可具体实践本专利技术的实施例。这些实施例已描述足够的细节以使本领域的技术人员能够实践本专利技术。其它实施例可以被利用，并且可以做出结构，逻辑和电性上的变化而不脱离本专利技术的范围。下面的详细说明，因此，不被视为具有限制意义，并且本专利技术的范围是由所附权利要求而定。在进一步的描述优选实施例之前，以下先针对全文中使用的特定用语进行说明。用语“蚀刻”在本文中通常用来描述图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法包括在硅上面图案化一掩模层(例如，光致抗蚀剂或硬掩模)，然后从不被掩模层保护的区域去除硅。因此，在蚀刻过程完成，由掩模保护的区域的硅会留下。然而，在另一实例中，刻蚀也可以指不使用掩模的方法，但在蚀刻过程完成后仍留下至少一部分的材料。上面的说明用来区分“刻蚀”及“去除”。当“蚀刻”一材料，该材料的至少一部分在处理结束后被保留。与此相反，“去除”材料时，基本上所有的材料是在过程中除去。然而，在一些实施例中，“去除”被认为是一个广义的用语，可以包括刻蚀。用语“形成”、“沉积”或术语“设置”在下文中是用于描述施加一层材料于基底的行为。这样的用语是为了描述任何可能的层形成技术，包括但不限于，热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。根据各种实施例，例如，沉积可以任何适当的公知方法进行。例如，沉积可以包括任何生长、镀层，或转移材料到基底上的过程。一些公知的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。全文中所描述的“基底”，最常见的应该是硅基底。然而，基底也可以是任何半导体材料，例如锗、砷化镓、磷化铟等。在其它实施例的，基底可以是不导电的，例如玻璃或蓝宝石晶片。请参阅图1至图5，其为依据本专利技术实施例所绘示的改善钨金属层蚀刻微负载的方法示意图。如图1所示，首先提供一半导体基底100，具有一主表面100a。在半导体基底100中形成有沟槽绝缘结构12、14、16。沟槽绝缘结构12、14、16分别包含沟槽填充绝缘层121、122、123。沟槽填充绝缘层121、122、123的上表面与半导体基底100的主表面100a齐平。根据本专利技术实施例，在半导体基底100的主表面100a上形成有一介电层102，例如硅氧层。之后，在半导体基底100中形成贯穿介电层102并且延伸进入半导体基底100中的多个沟槽141～145，例如，动态随机存取记忆体的埋入字符线沟槽。根据本专利技术实施例，图1中的沟槽141、144分别通过沟槽绝缘结构12、14，而沟槽142、143通过一主动区域。根据本专利技术实施例，沟槽141、144的底部可以较沟槽142、143的底部更深入半导体基底100中。接着，在半导体基底100上全面沉积一阻障层104，例如氮化钛层。根据本专利技术实施例，阻障层104可以利用化学气相沉积(CVD)制作工艺形成，但不限于此。阻障层104均匀且共形的覆盖于介电层102上以及沟槽141～145的内壁，但不填满沟槽141～145。接着，在半导体基底100上全面沉积一钨金属层110，并使钨金属层110填入多个沟槽141～145。此时，沟槽141～145被阻障层104及钨金属层110所填满。根据本专利技术实施例，钨金属层110具有不平坦的粗糙表面110a，此粗糙表面110a将造成后续凹陷蚀刻钨金属层110时的微负载效应。本专利技术于是提出一种改良的方法，可以在进行凹陷蚀刻钨金属层110前，先平坦化钨金属层110的粗糙表面110a。如图2所示，接着对钨金属层110进行一平坦化制作工艺，以于钨金属层110上形成一平坦化层120。根据本专利技术实施例，上述平坦化制作工艺包括：在提供一脉冲偏压(pulsedbias)条件下，以选自以下气体：C4F6、C4F8或SiCl4/CF4所形成的等离子体蚀刻钨金属层110，同时于钨金属层110上形成平坦化层120。根据本专利技术实施例，上述脉冲偏压条件至少包括以下参数：脉冲频率13.56MHz，偏压功率bias＝100W，占空比(dutycycle)DC＝20％。根据本专利技术实施例，平坦化层120为一高分子聚合物层。根据本专利技术实施例，完成平坦化制作工艺之后，可以得到经过蚀刻的钨金属层110的表面110b，其表面粗糙度已经低于原先的粗糙表面110a，而覆盖在钨金属层110的表面110b上的平坦化层120则具有一平坦表面120a。如图3所示，接着进行一第一蚀刻步骤，完全蚀除平坦化层120及部分厚度的钨金属层120，其中平坦化层120及钨金属层110于第一蚀刻步骤的蚀刻选择比为1：1。根据本专利技术实施例，上述第一蚀刻步骤是不提供任何脉冲偏压下，以SF6及Ar所形成的等离子体蚀刻平坦化层120及钨金属层110。在完成第一蚀刻步骤之后，此时，在介电层102的上表面上仍有部分厚度的钨金属层110，且钨金属层110有一平坦表面110c。如图4所示，随后，进行一第二蚀刻步骤，也就是凹陷蚀刻步骤，继续蚀刻剩余的钨金属层110，直到钨金属层110的上表面110d低于该半导体基底100的主表面100本文档来自技高网...

【技术保护点】
1.一种改善钨金属层蚀刻微负载的方法，包含有：提供一半导体基底，具有一主表面，其中该半导体基底上具有多个沟槽；在该半导体基底上全面沉积一钨金属层，并使该钨金属层填满该多个沟槽；对该钨金属进行一平坦化制作工艺，以于该钨金属层上形成一平坦化层；进行一第一蚀刻步骤，完全蚀除该平坦化层及部分该钨金属层，其中该平坦化层及该钨金属层于该第一蚀刻步骤的蚀刻选择比为1：1；以及进行一第二蚀刻步骤，继续蚀刻该钨金属层，直到该钨金属层的上表面低于该半导体基底的该主表面。

【技术特征摘要】
1.一种改善钨金属层蚀刻微负载的方法，包含有：提供一半导体基底，具有一主表面，其中该半导体基底上具有多个沟槽；在该半导体基底上全面沉积一钨金属层，并使该钨金属层填满该多个沟槽；对该钨金属进行一平坦化制作工艺，以于该钨金属层上形成一平坦化层；进行一第一蚀刻步骤，完全蚀除该平坦化层及部分该钨金属层，其中该平坦化层及该钨金属层于该第一蚀刻步骤的蚀刻选择比为1：1；以及进行一第二蚀刻步骤，继续蚀刻该钨金属层，直到该钨金属层的上表面低于该半导体基底的该主表面。2.如权利要求1所述的方法，其中该平坦化制作工艺包括：在提供一脉冲偏压条件下，以选自以下气体：C4F6、C4F8或SiCl4/CF4所形成...

【专利技术属性】
技术研发人员：陈立强，李甫哲，郭明峰，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71