包括写入辅助电路的存储器件制造技术

一种存储器件包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。

【技术实现步骤摘要】
包括写入辅助电路的存储器件相关申请的交叉引用本申请要求2017年4月11日在韩国知识产权局递交的韩国专利申请No.10-2017-0046849的优先权，其全部内容通过引用合并于此。
本文所描述的专利技术构思的实施例涉及半导体存储器件，更具体地，涉及包括写入辅助电路的存储器件。
技术介绍
在诸如例如静态随机存取存储器(SRAM)器件之类的存储器件中，由于制造工艺中发生的工艺变化，存储单元可能无法确保稳定的写入操作。为此，SRAM器件可以使用对写入操作进行辅助的写入辅助电路。在写入操作期间，写入辅助电路可临时调节要施加到存储单元的电压，以便对写入操作更有利。SRAM器件的仅一些存储单元可以使用写入辅助操作。然而，即使在不执行写入操作的存储单元中也可能会执行写入辅助操作。根据以上描述，由于可能对不需要写入辅助操作的存储单元执行写入辅助操作，所以不必要地消耗了电力。
技术实现思路
本专利技术构思的实施例提供包括与所选列相关联地操作的写入辅助电路的存储器件。根据本专利技术构思的示例实施例，一种存储器件可以包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个可以响应于列选择信号来提供所述写入辅助电压，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个可以响应于所述列选择信号来提供所述单元电压。根据本专利技术构思的示例实施例，一种存储器件可以包括写入驱动器以及写入辅助电路。所述写入辅助电路可以包括：第一PMOS晶体管，连接在单元电压和所述写入辅助电路的输出节点之间；第二PMOS晶体管，其栅极与地电压连接，第一端与所述输出节点连接；第一NMOS晶体管，与所述第二PMOS晶体管的第二端连接，并根据来自所述写入驱动器的第一信号导通或截止；以及第二NMOS晶体管，与所述第一NMOS晶体管并联连接，并根据来自所述写入驱动器的第二信号导通或截止。所述第一PMOS晶体管和所述第二PMOS晶体管可以沿垂直于栅极形成方向的第一方向位于衬底的PMOS区域上，所述第一NMOS晶体管和所述第二NMOS晶体管可以沿所述第一方向位于所述衬底的NMOS区域上。所述第二PMOS晶体管的所述第二端可以沿所述栅极形成方向通过接触区域与所述第一NMOS晶体管连接。根据本专利技术构思的示例实施例，一种存储器件，包括：存储单元；写入辅助电路，被配置为将单元电压或辅助电压传送到所述存储单元；以及写入驱动器，通过位线对连接到所述存储单元，所述写入驱动器被配置为接收用来选择是否向所述存储单元提供写入数据的列选择信号，并且响应于所述列选择信号产生针对所述写入辅助电路的辅助选择信号。所述辅助电压可以小于所述单元电压。如果所述存储单元由所述列选择信号选择为接收写入数据，则所述写入辅助电路可以被配置为将所述辅助电压传送到所述存储单元，并且如果所述存储单元未由所述列选择信号选择为接收写入数据，则所述写入辅助电路可以被配置为将所述单元电压传送到所述存储单元。附图说明通过参考以下附图的以下描述，上述和其他目的和特征将变得显而易见，其中，除非另有说明，否则相似的附图标记在各个附图中指代相似的部件，并且在附图中：图1是示出静态随机存取存储器件的示例配置的框图；图2和图3是示出图1所示的第一写入辅助电路和第二写入辅助电路的配置和操作的视图；图4是示出根据本专利技术构思的实施例的静态随机存取存储器件的配置的框图；图5和图6是示出根据本专利技术构思实施例的图4所示的第一写入辅助电路的配置和操作的视图；图7是用于描述图5和图6所示的第一写入辅助电路的操作的时序图；图8和图9是示出根据图5和图6的实施例的第一写入辅助电路和第二写入辅助电路的布局的视图；图10是用于描述图9所示的接触区域的视图；图11和图12是示出根据本专利技术构思的另一个实施例的图4所示的第一写入辅助电路的配置和操作的视图；图13和图14是用于描述图11和图12所示的第四NOR逻辑的配置的视图；图15是用于描述图11和图12所示的第一写入辅助电路的操作的时序图；以及图16是示出根据本专利技术构思的另一实施例的静态随机存取存储器件的配置的框图。具体实施方式参考附图和下面将要详细描述的实施例，本专利技术构思的优点和特征以及实现它们的方法将变得明显。然而，这些专利技术构思不应限于本文阐述的实施例，并且可以被解释为不同形式的各种实施例。相反，提供这些实施例是为了使本专利技术构思的公开是彻底和完整的，并且将本专利技术构思完全传达给本领域的普通技术人员。本专利技术构思由所附权利要求限定。本专利技术构思将应用于诸如SRAM、动态随机存取存储器(DRAM)、晶闸管RAM(TRAM)、零电容器RAM(Z-RAM)和/或双晶体管RAM(TTRAM)之类的易失性存储器件和/或诸如闪存、磁阻RAM(MRAM)、自旋转移力矩MRAM(STT-MRAM)、电阻性RAM(RRAM)和/或纳米管RRAM之类的非易失性存储器件。然而，本专利技术构思的实施例不限于此。以下，为了便于描述，将通过使用静态随机存取存储器件作为示例来描述本专利技术构思。图1是示出静态随机存取存储器件的示例配置的框图。参考图1，静态随机存取存储器件10可以包括第一和第二存储单元11_1和11_2、输入/输出缓冲器12、写入驱动器13以及第一和第二写入辅助电路14_1和14_2。第一存储单元11_1连接在第一位线BL1和第一补充位线BL1B之间。第一存储单元11_1连接到字线WL。第二存储单元11_2连接在第二位线BL2和第二补充位线BL2B之间。第二存储单元11_2连接到字线WL。第一存储单元11_1和第二存储单元11_2中的每一个可以是静态随机存取存储单元。这里，第一位线BL1和第一补充位线BL1B称为“第一列”和/或“第一位线对”，而第二位线BL2和第二补充位线BL2B称为“第二列”和/或“第二位线对”。输入/输出缓冲器12将数据提供给写入驱动器13。尽管在图1中未示出，但可以从外部(例如，主机)向输入/输出缓冲器12提供数据。例如，输入/输出缓冲器12可以与一个DQ焊盘(未示出)连接。从输入/输出缓冲器12向写入驱动器13提供数据。还向写入驱动器13提供列选择信号Wcol。例如，列选择信号Wcol可以从列解码器(未示出)提供。写入驱动器13向根据列选择信号Wcol选择的列提供数据。写入驱动器13可以不向列选择信号Wcol未选择的列提供数据。例如，在由列选择信号Wcol选择了第一列的情况下，写入驱动器13向第一位线对BL1和BL1B提供数据。写入驱动器13向第一位线BL1提供与提供给写入驱动器13的数据相对应的电压。写入驱动器13向第一补充位线BL1B提供与提供给写入驱动器13的数据的补充数据相对应的电压。如果将字线驱动电压施加到字线WL，则所提供的数据被写入第一存储单元11_1中。列选择信号Wcol可以是与列地址可区分的。列地址是用于本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：第一写入辅助电路，被配置为向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，被配置为通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，被配置为向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，被配置为通过所述第二位线对向所述第二存储单元提供写入数据，其中，所述第一写入辅助电路和所述第二写入辅助电路中的一个被配置为响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个被配置为响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。

【技术特征摘要】
2017.04.11 KR 10-2017-00468491.一种存储器件，包括：第一写入辅助电路，被配置为向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，被配置为通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，被配置为向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，被配置为通过所述第二位线对向所述第二存储单元提供写入数据，其中，所述第一写入辅助电路和所述第二写入辅助电路中的一个被配置为响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个被配置为响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。2.根据权利要求1所述的存储器件，还包括：输入/输出缓冲器，与所述第一写入驱动器和所述第二写入驱动器分别连接，其中，通过所述输入/输出缓冲器将写入数据提供给根据所述列选择信号从所述第一写入驱动器和所述第二写入驱动器当中选择的一个写入驱动器。3.根据权利要求1所述的存储器件，其中，所述写入辅助电压低于所述单元电压。4.根据权利要求1所述的存储器件，其中，所述第一写入辅助电路和所述第二写入辅助电路中的每一个被配置为在所述第一写入驱动器的写入掩码操作中提供所述单元电压。5.根据权利要求1所述的存储器件，其中，所述第一写入辅助电路被配置为：响应于辅助选择信号，提供所述单元电压或所述写入辅助电压。6.根据权利要求5所述的存储器件，其中，所述第一写入驱动器被配置为：基于所述列选择信号和所述写入数据，产生所述辅助选择信号。7.根据权利要求5所述的存储器件，其中，所述辅助选择信号包括真实辅助选择信号和补充辅助选择信号，其中，所述真实辅助选择信号是基于所述列选择信号和所述写入数据产生的，其中，所述补充辅助选择信号是基于所述列选择信号和所述写入数据的补充数据产生的。8.根据权利要求7所述的存储器件，其中，所述第一写入辅助电路包括：第一晶体管，连接在所述单元电压和用于输出所述单元电压或所述写入辅助电压的节点之间；第二晶体管，连接在所述节点和地电压之间，并根据所述真实辅助选择信号导通或截止；以及第三晶体管，与所述第二晶体管并联连接，并根据所述补充辅助选择信号导通或截止，其中，所述第二晶体管和所述第三晶体管中的一个根据所述真实辅助选择信号和所述补充辅助选择信号导通，使得在所述节点处形成所述写入辅助电压。9.根据权利要求8所述的存储器件，其中，所述第一写入辅助电路还包括：第四晶体管，具有在所述单元电压和所述节点之间与所述第一晶体管串联连接的一端、栅极以及与所述栅极和所述节点连接的另一端，其中，所述写入辅助电压比所述单元电压低了以下值：导通的所述第一晶体管的第一源漏电压和导通的所述第四晶体管的第二源漏电压之和。10.根据权利要求7所述的存储器件，其中，所述第一写入驱动器包括：第一晶体管，被配置为响应于所述真实辅助选择信号而向所述第一位线对中的第一位线提供写入数据；以及第二晶体管，被配置为响应于所述补充辅助选择信号而向所述第一位线对中的第一补充位线提供所述写入数据的补充数据。11.根据权利要求1所述的存储器件，其中，所述第一写入辅助电路包括：第一晶体管，连接在所述单元电压和用于输出所述单元电压或所述写入辅助电压的节点之间；以及第二晶体管，连接在所述节点和地电压之间，并根据所述列选择信号的补充信号导通或截止，其中，当所述第二晶体管根据所...

【专利技术属性】
技术研发人员：白尚叶，李仁学，韩相信，金兑衡，崔在承，朴城贤，崔贤洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR