三维半导体存储器装置制造方法及图纸

一种三维半导体存储器装置，其包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管；第一字线和第二字线，其分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极；第一传输晶体管，其将第一字线连接至行解码器；以及第二传输晶体管，其将第二字线连接至行解码器。第一传输晶体管包括在第一字线与行解码器之间并联连接的多个第一子晶体管。

【技术实现步骤摘要】
三维半导体存储器装置相关申请的交叉引用本申请要求于2017年4月5日在韩国知识产权局提交的韩国专利申请No.10-2017-0044144的优先权，该申请的公开以引用方式全文并入本文中。
本公开涉及一种半导体存储器装置，并且更具体地，涉及一种具有改进的电气特性的三维半导体存储器装置。
技术介绍
半导体装置高度集成以满足用户要求的高性能和低制造成本。由于半导体装置的集成是确定产品价格的重要因素，因此尤其越来越需要高度集成。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。
技术实现思路
本公开的实施例提供了一种具有改进的可靠性和电气特性的三维半导体存储器装置。本公开的一个目的不限于上述这个，本领域技术人员将从以下描述中清楚地理解上面未提及的其它目的。根据本公开的示例性实施例，一种三维半导体存储器装置可包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管。第一字线和第二字线分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极。第一传输晶体管将第一字线连接至行解码器，并且第二传输晶体管将第二字线连接至行解码器。第一传输晶体管可包括在第一字线与行解码器之间并联的多个第一子晶体管。根据本公开的示例性实施例，一种三维半导体存储器装置可包括：衬底，其包括外围电路区和单元阵列区。电极结构包括竖直堆叠在单元阵列区的衬底上的字线。所述字线包括相对于衬底的顶表面位于第一距离处的下字线和相对于衬底的顶表面位于第二距离处的上字线，该第二距离大于第一距离。第一传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至下字线。第二传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至上字线。第一传输晶体管可包括连接至下字线的m个第一子晶体管，并且第二传输晶体管可包括连接至上字线的n个第二子晶体管，其中n和m是自然数。根据本公开的示例性实施例，一种三维半导体存储器装置的制造方法包括：形成从衬底的顶表面竖直地延伸并且包括第一单元晶体管和第二单元晶体管的存储器单元串；形成分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极的第一地址线和第二地址线；形成将第一地址线连接至行解码器的具有第一有效栅极宽度的第一传输晶体管装置；以及形成将第二地址线连接至行解码器的具有第二有效栅极宽度的第二传输晶体管装置。第二有效栅极宽度与第一有效栅极宽度不同，以减小将驱动信号从行解码器发送至第一地址线和第二地址线中的每一条的时间差。附图说明图1是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化构造的示意图。图2是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的简化框图。图3是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列和传输晶体管单元的电路图。图4是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图5是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图4的第一方向截取的简化剖视图。图6A和图6B分别是沿着图5的A-A'线和B-B'线截取的平面图。图7是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图8是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图9是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图8的第一方向截取的简化剖视图。图10A、图10B和图10C分别是沿着图9的A-A'线、B-B'线和C-C'线截取的平面图。图11至图13是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图14是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。图15是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图14的第一方向截取的简化剖视图。图16是根据本公开的示例性实施例的三维半导体存储器装置的剖视图。图17A至图17E是示出根据本公开的示例性实施例的传输晶体管的平面图。图18是用于解释根据本公开的示例性实施例的电极结构与传输晶体管之间的连接的表。图19是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的剖视图。图20是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。具体实施方式下文中，将结合附图详细描述根据本公开的示例性实施例的三维半导体存储器装置。图1是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化构造的示意图。参照图1，三维半导体存储器装置可包括存储器单元阵列1、行解码器2、传输晶体管单元3、页缓冲器4、列解码器5和控制电路6。存储器单元阵列1可包括多个存储器块BLK0至BLKn，并且所述存储器块BLK0至BLKn中的每一个可包括多个三维排列的存储器单元和电连接至所述存储器单元的多条字线WL和位线BL。行解码器2可解码外部输入的地址ADDR以选择存储器块BLK0至BLKn之一，并且可随后选择包括在选择的存储器块中的字线WL之一。行解码器2可共同连接至多个存储器块BLK0至BLKn，并且可操作以使得从电压产生电路(未示出)产生的驱动信号SS、GS和SI可被提供至通过块选择信号BS选择的存储器块(或者BLK0至BLKn之一)的选择线GSL和SSL以及字线WL。传输晶体管单元3可通过字线WL和选择线SSL和GSL连接至存储器单元阵列1。传输晶体管单元3可被从行解码器2提供的块选择信号BS控制。传输晶体管单元3可将字线信号SI以及选择信号SS和GS发送至存储器块BLK0至BLKn中的选择的一个的选择线SSL和GSL以及字线WL。在一些实施例中，存储器单元阵列1可包括三维NAND闪速存储器单元，并且可为字线WL提供字线信号SI，诸如从电压产生器(未示出)产生的编程电压、读电压、传输电压(passvoltage)和验证电压。编程电压可相对高于读电压、传输电压和验证电压。因此，传输晶体管单元3可包括能够承受高电压的高电压晶体管。页缓冲器4可通过位线BL连接至存储器单元阵列1，并且可读取存储在存储器单元中的信息。页缓冲器4可连接至由从列解码器5解码的地址选择的位线。根据操作模式，页缓冲器4可暂时存储将被存储在存储器单元中的数据，或者读出存储在存储器单元中的数据。例如，页缓冲器4可在编程操作模式下用作写驱动器电路并且在读操作模式下用作读出放大器电路。页缓冲器4可从控制电路6接收功率(例如，电压或电流)并且将接收到的功率提供至选择的位线。列解码器5可在页缓冲器4与外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可解码外部输入的地址并且选择一条位线。列解码器5可共同连接至多个存储器块BLK0至BLKn，并且可将数据信息提供至由块选择信号BS选择的存储器块(或者BLK0至BLKn之一)的位线。控制电路6可控制三维半导体存储器装置的整体操作。控制电路6可接收控制信号和外部电压，并且响应于接收到的控制信号而操作。控制电路6可包括使用外部电压的电压产生器，以产生内部操作所需的电压(例如，编程电压、读电压、擦除电压)。控制电路6可响应于控制信号控制读操作、写操作和/或擦除操作。图2是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的简化框图。参照图2，存储器单元阵列1可包括多个存储器块BLK0至BLKn。存储器块BLK0至BLKn中本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器装置，包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管；第一字线和第二字线，其分别连接至所述第一单元晶体管的栅电极和所述第二单元晶体管的栅电极；第一传输晶体管，其将所述第一字线连接至行解码器；以及第二传输晶体管，其将所述第二字线连接至所述行解码器，其中所述第一传输晶体管包括在所述第一字线与所述行解码器之间并联连接的多个第一子晶体管。

【技术特征摘要】
2017.04.05 KR 10-2017-00441441.一种三维半导体存储器装置，包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管；第一字线和第二字线，其分别连接至所述第一单元晶体管的栅电极和所述第二单元晶体管的栅电极；第一传输晶体管，其将所述第一字线连接至行解码器；以及第二传输晶体管，其将所述第二字线连接至所述行解码器，其中所述第一传输晶体管包括在所述第一字线与所述行解码器之间并联连接的多个第一子晶体管。2.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管各自的尺寸与所述第二传输晶体管的尺寸相同。3.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管具有相同的栅极长度和相同的栅极宽度。4.根据权利要求1所述的三维半导体存储器装置，其中，所述第一子晶体管具有相同的栅极长度和不同的栅极宽度。5.根据权利要求1所述的三维半导体存储器装置，其中：所述第一字线相对于所述衬底的顶表面位于第一距离处，并且所述第二字线相对于所述衬底的顶表面位于第二距离处，所述第二距离小于所述第一距离。6.根据权利要求1所述的三维半导体存储器装置，其中，所述单元串包括：电极结构，其包括竖直堆叠在所述衬底上的多条字线，所述多条字线包括所述第一字线和所述第二字线；竖直半导体柱，所述竖直半导体柱的宽度随着从其底部接近其顶部而增大，并且所述竖直半导体柱穿过所述电极结构；以及数据存储层，其位于所述电极结构与所述竖直半导体柱之间。7.根据权利要求1所述的三维半导体存储器装置，其中，所述单元串包括：下电极结构，其包括竖直堆叠在所述衬底上的多个下电极；下半导体柱，其穿过所述下电极结构；上电极结构，其包括竖直堆叠在所述下电极结构上的多个上电极；以及上半导体柱，其穿过所述上电极结构，并且连接至所述下半导体柱，其中，所述下半导体柱和所述上半导体柱中的每一个的宽度随着从其底部接近其顶部而增大，并且所述下电极结构和所述上电极结构中的每一个包括所述第一字线和所述第二字线。8.根据权利要求1所述的三维半导体存储器装置，还包括：第三单元晶体管，其与所述第二单元晶体管串联连接；第三字线，其连接至所述第三单元晶体管的栅电极；以及第三传输晶体管，其将所述第三字线连接至所述行解码器，其中：所述第一字线至所述第三字线按次序堆叠在所述衬底上，并且所述第三传输晶体管的尺寸大于所述第一传输晶体管的尺寸。9.根据权利要求8所述的三维半导体存储器装置，其中：所述第三传输晶体管包括在所述第三字线与所述行解码器之间并联连接的多个第二子晶体管，并且构成所述第三传输晶体管的第二子晶体管的数量与构成所述第一传输晶体管的第一子晶体管的数量不同。10.一种三维半导体存储器装置，包括：衬底，其包括外围电路区和单元阵列区；电极...

【专利技术属性】
技术研发人员：金昶泛，金成勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR