The present disclosure relates to a negative voltage tolerance IO circuit system for IO pads. An electronic device comprising an IO node has a receiver coupled to receive input from the IO node. The emitter driver has a first n-channel DMOS with a source coupled to the IO node. The transmission gate circuit decouples the IO node from the receiver based on the presence of a negative voltage at the IO node and couples the IO node to the receiver based on the absence of the negative voltage at the IO node. The emitter protection circuit applies the negative voltage from the IO node to the gate and body of the first n-channel DMOS based on the existence of the negative voltage at the IO node.
【技术实现步骤摘要】
用于IO焊盘的负电压容限IO电路系统
本公开涉及用于集成电路的IO焊盘的负电压容限IO电路系统,并且具体地涉及一种IO焊盘,该IO焊盘具有在正常操作期间从外部施加至其的负电压,诸如在利用功率因数校正进行的配置中。
技术介绍
用于串行通信的集成电路的输入输出(IO)焊盘具有接收器电路以及与其相关联的发射器电路两者。为了帮助控制这种电路中的功耗,期望的是,使用功率因数校正电路系统来尽可能接近理想地帮助提升功率因数。然而,功率因数校正电路系统可能导致在外部向IO焊盘施加负电压。这可能导致对与IO焊盘相关联的接收器和发射器电路中的这些晶体管的损坏。具体地,这些晶体管的栅极氧化物可能被损坏,从而影响晶体管的正常操作,最终致使IO焊盘无法操作。这进而可致使集成电路的电子器件的某些功能无法操作。因此,需要发展用于集成电路的IO焊盘的、抗负电压的IO电路系统。
技术实现思路
提供本
技术实现思路
以介绍在以下具体实施方式中进一步描述的一系列概念。本
技术实现思路
既不旨在标识所要求保护的主题的关键特征或必要特征,也不旨在用来帮助限定所要求保护的主题的范围。在此公开了一种电子器件,该电子器件包括IO节点,具有被耦合以用于从该IO节点接收输入信号的接收器电路。发射器驱动器电路被耦合以用于向该IO节点发送输出信号。接收器保护电路被配置成用于基于在该IO节点处存在负电压而将该IO节点与该接收器电路解耦。发送器保护电路被配置成用于基于该IO节点处存在该负电压而通过将该负电压从该IO节点施加至该发射器驱动器电路内的未直接耦合至该IO节点的器件端子来防止对该发射器驱动器电路的损坏。该发射器驱动器电 ...
【技术保护点】
1.一种电子器件,包括:IO节点;接收器电路,所述接收器电路被耦合以用于从所述IO节点接收输入信号;发射器驱动器电路,所述发射器驱动器电路被耦合以用于向所述IO节点发送输出信号;接收器保护电路,所述接收器保护电路被配置成用于基于在所述IO节点处存在负电压而将所述IO节点与所述接收器电路解耦;以及发射器保护电路,所述发射器保护电路被配置成用于基于所述在所述IO节点处存在所述负电压而通过将所述负电压从所述IO节点施加至所述发射器驱动器电路内的未直接耦合至所述IO节点的器件端子来防止对所述发射器驱动器电路的损坏。
【技术特征摘要】
2017.03.31 US 15/475,2701.一种电子器件,包括:IO节点;接收器电路,所述接收器电路被耦合以用于从所述IO节点接收输入信号;发射器驱动器电路,所述发射器驱动器电路被耦合以用于向所述IO节点发送输出信号;接收器保护电路,所述接收器保护电路被配置成用于基于在所述IO节点处存在负电压而将所述IO节点与所述接收器电路解耦;以及发射器保护电路,所述发射器保护电路被配置成用于基于所述在所述IO节点处存在所述负电压而通过将所述负电压从所述IO节点施加至所述发射器驱动器电路内的未直接耦合至所述IO节点的器件端子来防止对所述发射器驱动器电路的损坏。2.如权利要求1所述的电子器件,其中,所述发射器驱动器电路包括第一n沟道晶体管,所述第一n沟道晶体管具有耦合至所述IO节点的栅极和源极;并且其中,所述发射器驱动器电路内的所述器件端子为所述第一n沟道晶体管的所述栅极。3.如权利要求2所述的电子器件,其中,所述发射器保护电路包括第二n沟道晶体管,所述第二n沟道晶体管具有耦合至所述IO节点的源极、耦合至所述第一n沟道晶体管的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为负的第一控制信号的栅极。4.如权利要求3所述的电子器件,其中,所述发射器保护电路进一步包括第一P沟道晶体管,所述第一P沟道晶体管具有耦合至电源电压的源极、耦合至所述第一n沟道晶体管的所述栅极的漏极、以及耦合至当在所述IO节点处存在所述负电压时为正的第二控制信号的栅极。5.如权利要求4所述的电子器件,其中,所述第二n沟道晶体管和所述第一p沟道晶体管中的至少一项为DMOS器件。6.如权利要求3所述的电子器件,其中,所述第一控制信号在所述IO节点处存在所述负电压时为负,并且在所述IO节点处不存在所述负电压时接地。7.如权利要求6所述的电子器件,进一步包括控制电压生成电路,所述控制电压生成电路被配置成用于生成所述第一控制信号;并且其中,所述控制电压生成电路包括:第三n沟道晶体管,所述第三n沟道晶体管具有耦合至所述IO节点的源极、漏极以及耦合至所述第三n沟道晶体管的所述漏极的栅极;第四n沟道晶体管,所述第四n沟道晶体管具有耦合至所述第三n沟道晶体管的所述漏极的源极、漏极以及耦合至所述第四n沟道晶体管的所述漏极的栅极;第五n沟道晶体管,所述第五n沟道晶体管具有耦合至所述第四n沟道晶体管的所述漏极的漏极、耦合至地的栅极以及耦合至输出节点的源极;第六n沟道晶体管,所述第六n沟道晶体管具有耦合至所述输出节点的源极、漏极以及耦合至所述第六n沟道晶体管的所述漏极的栅极;第七n沟道晶体管,所述第七n沟道晶体管具有耦合至所述第六n沟道晶体管的所述漏极的漏极、耦合至地的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时接地的第四控制信号的栅极;其中,所述第一控制信号在所述控制电压生成电路的所述输出节点处生成。8.如权利要求1所述的电子器件,其中,所述接收器保护电路包括耦合在所述IO节点与所述接收器电路之间的传输门,所述传输门被配置成用于基于所述在所述IO节点处存在所述负电压而将所述IO节点与所述接收器电路解耦,并且基于在所述IO节点处不存在所述负电压而将所述IO节点耦合至所述接收器电路。9.如权利要求8所述的电子器件,其中,所述传输门包括:第一n沟道晶体管,所述第一n沟道晶体管具有耦合至所述IO节点的源极、耦合至所述接收器电路的漏极、以及耦合至当在所述IO节点处存在所述负电压时为负的第三控制信号的栅极;以及第一p沟道晶体管,所述第一p沟道晶体管具有耦合至所述第一n沟道晶体管的所述源极的漏极、耦合至所述第一n沟道晶体管的所述漏极的源极、以及被耦合以用于接收当所述IO节点处存在所述负电压时为正的第二控制信号的栅极。10.如权利要求9所述的电子器件,其中,所述第一n沟道晶体管具有本体;并且其中,所述接收器保护电路进一步包括用于所述第一n沟道晶体管的本体保护电路。11.如权利要求10所述的电子器件,其中,所述本体保护电路被配置成用于当所述IO节点处存在所述负电压时将所述第一n沟道晶体管的所述本体偏置为所述负电压,并且当所述IO节点处不存在所述负电压时将所述第一n沟道晶体管的所述本体偏置为地。12.如权利要求11所述的电子器件,其中,所述本体保...
【专利技术属性】
技术研发人员:R·库马尔,
申请(专利权)人:意法半导体国际有限公司,
类型:发明
国别省市:荷兰,NL
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。