半导体元件及其制作方法技术

技术编号:19182466 阅读:26 留言:0更新日期:2018-10-17 01:22
本发明专利技术公开一种半导体元件及其制作方法。半导体元件包含具有存储器单元区以及周边区的半导体基底、设置于周边区内的栅极线、覆盖于栅极线与半导体基底上的蚀刻停止层、覆盖于蚀刻停止层上的第一绝缘层、两个设置于周边区内的半导体基底上的接触插塞、两个分别设置于各接触插塞上的接垫,以及设置于接垫之间的第二绝缘层。接触插塞分别位于栅极线的两侧,且接触插塞贯穿蚀刻停止层与第一绝缘层,以与半导体基底接触。第二绝缘层不与蚀刻停止层相接触。

Semiconductor component and manufacturing method thereof

The invention discloses a semiconductor component and a manufacturing method thereof. A semiconductor element consists of a semiconductor substrate having a memory cell area and a peripheral area, a gate line arranged in the peripheral area, an etching stop layer covering the gate line and the semiconductor substrate, a first insulating layer covering the etching stop layer, two contact plugs arranged on the semiconductor substrate in the peripheral area, and two contact plugs arranged on the semiconductor substrate in the peripheral area. A second insulating layer is arranged on each contact plug and a pair of insulating layers arranged between the contacts. The contact plug is located on both sides of the grid line, and the contact plug runs through the etching stop layer and the first insulating layer to contact the semiconductor substrate. Second the insulating layer is not contacted with the etch stop layer.

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术是涉及一种半导体元件及其制作方法,特别是涉及一种具有空气间隙的半导体元件及其制作方法。
技术介绍
传统制作动态随机存取存储器的方法是将晶体管制作于基底中,并通过字符线将排列在同一方向上的晶体管的栅极串联,然后于晶体管上设置与字符线交错的位线。接着,为了避免与位线或与字符线电连接,存储节点接触可通过任两相邻的字符线与任两相邻的位线所围绕出的区域与晶体管的源极/漏极区连接。然而,随着存储器单元的尺寸越来越小,位线与存储节点接触之间的间距会越来越近,使得位线与存储节点接触之间的阻容延迟(RCdelay)效应增加,进而影响元件运作。因此,在存储器单元的尺寸越来越小的趋势下,减少位线与存储节点接触之间的阻容延迟效应为业界努力的目标。
技术实现思路
本专利技术的主要目的之一在于提供一种半导体元件及其制作方法,以于位线与存储节点接触之间形成空气间隙,进而降低位线与存储节点接触之间的阻容延迟效应。本专利技术的一实施例提供一种半导体元件,包括半导体基底、栅极线、蚀刻停止层、第一绝缘层、两接触插塞、两接垫以及一第二绝缘层。半导体基底具有存储器单元区以及周边区。栅极线设置于周边区内的半导体基底上。蚀刻停止层覆盖于栅极线与周边区内的半导体基底上。第一绝缘层覆盖于蚀刻停止层上。接触插塞设置于周边区内的半导体基底上,并分别位于栅极线的两侧,且接触插塞贯穿蚀刻停止层与绝缘层,以与半导体基底接触。接垫分别设置于各接触插塞上。第二绝缘层设置于接垫之间,且第二绝缘层不与蚀刻停止层相接触。本专利技术的另一实施例提供一种半导体元件的制作方法。首先,提供半导体结构,其中半导体结构包括半导体基底、位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案,位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案设置于半导体基底上,位线结构沿着一第一方向延伸,第一间隙壁设置于牺牲间隙壁与位线结构之间,且牺牲间隙壁设置于第一间隙壁与存储节点接触之间以及第一间隙壁与绝缘图案之间。然后,在位线结构、第一间隙壁、牺牲间隙壁、存储节点接触以及绝缘图案上覆盖一导电层。随后,图案化导电层,以形成导电图案,并暴露出绝缘图案以及部分的牺牲间隙壁。接着,移除牺牲间隙壁,以于存储节点接触与第一间隙壁之间形成空气间隙。之后,图案化导电图案,以于存储节点接触上形成存储节点接垫。本专利技术通过于存储接点接触与位线结构之间形成空气间隙,进而可降低位线结构与存储节点接触之间的阻容延迟效应。此外,本专利技术利用形成存储节点接垫的导电层覆盖周边电路上的第一绝缘层,并形成存储节点接垫步骤中的其中一图案化制作工艺来暴露出牺牲间隙壁,由此可在不破坏周边电路的情况下进一步形成空气间隙。并且,本专利技术还可通过形成存储节点接垫步骤中的其中另一图案化制作工艺来形成存储器单元区内的存储节点接垫以及周边区内的接垫,如此一来本专利技术可在不增加制作工艺步骤的情况下形成具有空气间隙与周边电路的半导体元件。附图说明图1到图12所示为本专利技术一实施例的半导体元件的制作方法示意图。主要元件符号说明100半导体元件102半导体基底104绝缘图案106导电层108导电图案108a条状导电区块108b导电区块110存储节点接垫112区块114接垫ST半导体结构BL位线结构BL1、GL1下层导电层BL2、GL2上层导电层SC存储节点接触SP1第一间隙壁SP2第二间隙壁SS牺牲间隙壁AG空气间隙R1存储器单元区R2周边区AR主动区STI元件隔离层WL字符线结构D1第一方向D2第二方向G栅极GI栅极绝缘层GLS栅极线结构GL栅极线CT接触插塞OP开口CL1第一盖层CL2第二盖层IN1第一绝缘层IN2第二绝缘层IN3第三绝缘层IN4第四绝缘层IN5第五绝缘层ES蚀刻停止层SD1第一源极/漏极区SD2第二源极/漏极区MP掩模图案SP条状图案PT图案转移层TP转移图案OL有机层SH含硅层RE1第一凹陷RE2第二凹陷具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术,下文特列举本专利技术的优选实施例,并配合所附的附图,详细说明本专利技术的构成内容及所欲达成的功效。须注意,以下附图仅为示意,其尺寸与元件间的比例关系可与实际不同,且不以此为限。请参阅图1至图12,所示为本专利技术一实施例制作半导体元件方法的示意图,其中图2为沿着图1的剖线A-A’、B-B’及C-C’的剖视示意图,图3、图5与图6所示分别为对应图1的剖线A-A’、B-B’及C-C’的不同步骤示意图,图8为沿着图7的剖线D-D’、E-E’及F-F’的剖视示意图,图9与图10所示分别为对应图8的剖线D-D’、E-E’及F-F’的不同步骤示意图,图11为本专利技术一实施例的半导体元件的上视示意图,且图12为沿着图11的剖线G-G’及H-H’的剖视示意图。如图1与图2所示,首先提供半导体结构ST。于本实施例中,半导体结构ST可包括半导体基底102、位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104。位线结构BL、第一间隙壁SP1、牺牲间隙壁SS、存储节点接触SC以及绝缘图案104设置于半导体基底102上。各位线结构BL分别沿着第一方向D1延伸,且位线结构BL可沿着第二方向D2排列。举例而言,第一方向D1可与第二方向D2垂直,但不以此为限。位线结构BL可包括单层或多层的导电层,举例来说,位线结构BL可包括双层堆叠的导电层,下层导电层BL1可例如包括多晶硅或掺杂多晶硅,上层导电层BL2可例如包括钨、铝、镍或钴。此外,位线结构BL还可包括第一盖层CL1,设置于上层导电层BL2上,用以保护位线结构BL。第一盖层CL1可包括与牺牲间隙壁SS具有高蚀刻选择比的材料,例如氮化硅,但不限于此。另外,第一间隙壁SP1设置于牺牲间隙壁SS与位线结构BL之间,且牺牲间隙壁SS设置于第一间隙壁SP1与存储节点接触SC之间以及第一间隙壁SP1与绝缘图案104之间。具体而言,绝缘图案104可呈阵列方式排列,存储节点接触SC也可呈阵列方式排列,使两相邻列的绝缘图案104可分别位于各位线结构BL的两侧,且两相邻列的存储节点接触SC可分别位于各位线结构BL的两侧,并且位于任两相邻之位线结构BL之间的各绝缘图案104与各存储节点接触SC依序沿着第一方向D1交替排列。再者,各位线结构BL的两侧壁可分别形成有第一间隙壁SP1,使第一间隙壁SP1位于各位线结构BL与同一列的存储节点接触SC之间以及各位线结构BL与同一列的绝缘图案104之间。并且,各第一间隙壁SP1上可形成有牺牲间隙壁SS,使得各牺牲间隙壁SS位于各第一间隙壁SP1与同一列的存储节点接触SC之间以及各第一间隙壁SP1与同一列的绝缘图案104之间。在本实施例中,半导体结构ST可选择性另包括第二间隙壁SP2,设置于各牺牲间隙壁SS与对应的存储节点接触SC之间以及各牺牲间隙壁SS与对应的绝缘图案104之间。第一间隙壁SP1的材料与第二间隙壁SP2的材料可分别包括与牺牲间隙壁SS具有高蚀刻选择比的材料,举例来说,第一间隙壁SP1与第二间隙壁SP2可包括氮化硅,且牺牲间隙壁SS可包括氧化硅,但不限于此。在另一实施例中,半导体结构ST也可不包含有第二间隙壁,使得牺牲间隙壁SS与存储节点接触SC以及绝缘图案104相接本文档来自技高网
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【技术保护点】
1.一种半导体元件,包括:半导体基底,具有一存储器单元区以及一周边区;栅极线,设置于该周边区内的该半导体基底上;蚀刻停止层,覆盖于该栅极线与该周边区内的该半导体基底上;第一绝缘层,覆盖于该蚀刻停止层上;两接触插塞,设置于该周边区内的该半导体基底上,并分别位于该栅极线的两侧,且该两个接触插塞贯穿该蚀刻停止层与该绝缘层,以与该半导体基底接触;两接垫,分别设置于各该接触插塞上;以及第二绝缘层,设置于该两个接垫之间,且该第二绝缘层不与该蚀刻停止层相接触。

【技术特征摘要】
1.一种半导体元件,包括:半导体基底,具有一存储器单元区以及一周边区;栅极线,设置于该周边区内的该半导体基底上;蚀刻停止层,覆盖于该栅极线与该周边区内的该半导体基底上;第一绝缘层,覆盖于该蚀刻停止层上;两接触插塞,设置于该周边区内的该半导体基底上,并分别位于该栅极线的两侧,且该两个接触插塞贯穿该蚀刻停止层与该绝缘层,以与该半导体基底接触;两接垫,分别设置于各该接触插塞上;以及第二绝缘层,设置于该两个接垫之间,且该第二绝缘层不与该蚀刻停止层相接触。2.如权利要求1所述的半导体元件,其中该第二绝缘层不与该两个接触插塞相接触。3.如权利要求1所述的半导体元件,其中该半导体基底具有多个主动区,位于该存储器单元区内,且该半导体元件另包括:位线结构,设置于该存储器单元区内的该半导体基底上;第一间隙壁,设置于该位线结构的一侧壁上;以及存储节点接触,设置于该位线结构之一侧,其中该第一间隙壁设置于该存储节点接触与该位线结构之间,且该存储节点接触与该第一间隙壁之间具有一空气间隙。4.如权利要求3所述的半导体元件,还包括第二间隙壁,设置于该空气间隙与该存储节点接触之间。5.一种半导体元件的制作方法,包括:提供一半导体结构,其中该半导体结构包括一半导体基底、一位线结构、一第一间隙壁、一牺牲间隙壁、一存储节点接触以及一绝缘图案,该位线结构、该第一间隙壁、该牺牲间隙壁、该存储节点接触以及该绝缘图案设置于该半导体基底上,该位线结构沿着一第一方向延伸,该第一间隙壁设置于该牺牲间隙壁与该位线结构之间,且该牺牲间隙壁设置于该第一间隙壁与该存储节点接触之间以及该第一间隙壁与该绝缘图案之间;在该半导体结构上覆盖一导电层;图案化该导电层,以形成一导电图案,并暴露出该绝缘图案以及一部分的该牺牲间隙壁;移除该牺牲间隙壁,以于该存储节点接触与该第一间隙壁之间形成一空气间隙;以及图案化该导电图案,以于该存储节点接触上形成一存储节点接垫。6.如权利要求5所述的半导体元件的制作方法,其中该半导体结构还包括一字符线结构,沿着一第二方向埋入该半导体基底中,且该导电...

【专利技术属性】
技术研发人员:张峰溢李甫哲陈界得
申请(专利权)人:联华电子股份有限公司福建省晋华集成电路有限公司
类型:发明
国别省市:中国台湾,71

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