半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第一区和第二区，基底的第一区内具有第一掺杂区，基底的第二区内具有第二掺杂区，基底、第一掺杂区和第二掺杂区上具有介质层；在介质层上形成掩膜层，掩膜层具有若干掩膜开口，第一区的掩膜开口位于第一掺杂区上，第二区的掩膜开口位于第二掺杂区上；在第一区的掩膜开口内和掩膜层上形成第一牺牲层；以第一牺牲层和掩膜层为掩膜，刻蚀第二掺杂区上的介质层，在第二区介质层内形成第一开口；形成第一开口之后，对第一开口底部的第二掺杂区进行离子注入；对第一开口底部的第二掺杂区进行离子注入之后，在第一掺杂区上的介质层内形成第二开口。所形成的半导体结构性能较好。

Semiconductor structure and its forming method

A semiconductor structure and a forming method thereof include: providing a substrate including a first region and a second region, having a first doping region in the first region of the substrate, a second doping region in the second region of the substrate, a dielectric layer on the substrate, a first doping region and a second doping region, and forming a mask layer on the dielectric layer. The mask layer has a number of mask openings, the mask opening of the first region is located on the first doping region, the mask opening of the second region is located on the second doping region, the first sacrificial layer is formed in the mask opening of the first region and on the mask layer, and the dielectric layer on the second doping region is etched with the first sacrificial layer and the mask layer as the mask. A first opening is formed in the two-region dielectric layer; after the first opening is formed, the second doping region at the bottom of the first opening is ion implanted; and after the second doping region at the bottom of the first opening is ion implanted, a second opening is formed in the dielectric layer at the first doping region. The semiconductor structure formed has better performance.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
技术介绍
半导体集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，随着芯片中所含元件数量的不断增加，实际上就减少了表面连线的可用空间。这一问题的一种解决方法是采用多层金属导线设计，利用多层绝缘层和导电层相互叠加的多层连接，这就需要制作大量的导电插塞。以现有的MOS晶体管工艺为例，在源漏掺杂区以及栅极结构上形成导电插塞，以实现MOS晶体管在集成电路中的多层金属导线互连。在形成源漏掺杂区上形成导电插塞的步骤包括：在源漏掺杂区上形成接触孔：在所述接触孔内形成导电插塞。然而，在源漏掺杂区上形成接触孔时，半导体结构性能较差。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。为解决上述技术问题，本专利技术技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。可选的，所述掩膜开口的深宽比为：5:1～20:1。可选的，所述第一牺牲层的形成步骤包括：在所述若干掩膜开口内以及掩膜层上形成第一初始牺牲层；去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层，形成第一牺牲层；所述第一初始牺牲层的材料包括：底部抗反射层材料；所述第一牺牲层的材料包括：底部抗反射层材料。可选的，去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层的工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括CH4、H2和N2，所述CH4的流量为10标准毫升/分～100标准毫升/分，所述H2的流量为250标准毫升/分～1500标准毫升/分，所述N2的流量为20标准毫升/分～500标准毫升/分，压力为1毫托～150毫托，射频功率为500瓦～1200瓦，偏置电压为50伏～500伏，温度为50摄氏度～70摄氏度，时间为20秒～1000秒。可选的，刻蚀第二掺杂区上的介质层的工艺包括：各向异性干法刻蚀工艺。可选的，形成第一开口之后，对所述第一开口底部的基底进行离子注入之前，还包括：去除所述第一区第一牺牲层，暴露出第一区的掩膜开口；去除所述第一区第一牺牲层的工艺包括：灰化工艺。可选的，对所述第一开口底部的第二掺杂区进行离子注入之后，形成所述第二开口之前，还包括：在所述第一开口内形成第二牺牲层，所述第二牺牲层的顶部表面高于或者齐平于所述掩膜层的顶部表面；所述第二牺牲层的材料包括：底部抗反射层材料。可选的，所述第二开口的形成步骤包括：以所述第二牺牲层和掩膜层为掩膜，刻蚀所述第一掺杂区上的介质层，在所述第一区介质层内形成第二开口；刻蚀所述第一掺杂区上的介质层的工艺包括：各项异性干法刻蚀工艺。可选的，形成所述第二开口之后，还包括：去除第一开口内第二牺牲层；去除所述第一开口内第二牺牲层的工艺包括：灰化工艺。可选的，所述基底、第一掺杂区和第二掺杂区的顶部表面具有停止层；所述介质层位于所述停止层上；所述第一开口底部暴露出停止层的顶部表面；所述第二开口底部暴露出停止层的顶部表面；所述停止层的材料包括：氮化硅；形成所述第二牺牲层之后，还包括：去除第一开口底部的停止层，暴露出第二掺杂区的顶部表面；去除第二开口底部的停止层，暴露出第一掺杂区的顶部表面；在去除第一开口和第二开口底部的停止层之后，分别在所述第一掺杂区和第二掺杂区的顶部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述第一掺杂区上形成第一导电插塞，在所述第二掺杂区上形成第二导电插塞。可选的，所述第一区用于形成NMOS晶体管，所述第二区用于形成PMOS晶体管。可选的，对所述第一开口底部的第二掺杂区进行离子注入，所述注入离子包括：硼离子或铟离子。可选的，去除所述第一开口和第二开口底部的停止层的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。可选的，所述金属硅化物层的材料包括：钛硅化合物。可选的，所述第一区基底上具有第一栅极结构，所述第一栅极结构两侧的基底内分别具有第一掺杂区；所述第二区基底上具有第二栅极结构，所述第二栅极结构两侧的基底内分别具有第二掺杂区。相应的，本专利技术还提供一种采用上述方法形成的一种半导体结构。与现有技术相比，本专利技术的技术方案具有以下有益效果：本专利技术技术方案提供的半导体结构的形成方法中，形成所述第一开口时，位于第一掺杂区上的介质层尚未刻蚀，所以不需要形成覆盖第一区的牺牲层，后续对第一开口底部的第二掺杂区进行离子注入之前，不需要在所述第一开口内额外形成牺牲层，使得第一开口的形貌不受牺牲层的影响，所述第一开口的形貌良好且无牺牲层的附着，使得后续在第一开口内形成的第二导电插塞的电学性能较好。形成第一开口之后，形成第二开口，后续直接在第二开口内形成第一导电插塞。在形成第一导电插塞前，不需要在所述第二开口内形成牺牲层，使得第二开口的形貌不受牺牲层的影响，所述第二开口的形貌较好且无牺牲层的残留，使得第一导电插塞的电学性能较好，从而有利于提高半导体结构的性能。进一步，所述第一开口底部暴露出停止层的顶部表面，所述停止层能够保护所述第二掺杂区，所述第二掺杂区性能良好，有利于提高半导体结构的性能。相应的，所述第二开口底部暴露出停止层的顶部表面，所述停止层能够保护所述第一掺杂区，所述第一掺杂区性能较好，有利于提高半导体结构的性能。附图说明图1至图3是一种半导体结构的形成方法各步骤的结构示意图；图4至图15是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图。具体实施方式半导体结构的形成方法存在诸多问题，例如：半导体结构的性能较差。现结合一种半导体结构的形成方法，分析半导体结构性能较差的原因：图1至图3是一种半导体结构的形成方法各步骤的结构示意图。请参考图1，提供基底100，所述基底100包括第一区A和第二区B，所述第一区A基底100上具有第一栅极结构101，所述第二区B基底100上具有第二栅极结构102，所述第一栅极结构101两侧的基底100内具有第一掺杂区103，所述第二栅极结构102两侧基底100内具有第二掺杂区104；所述基底100、第一栅极结构101、第二栅极结构102、第一掺杂区103以及第二掺杂区104上具有介质层105；刻蚀所述介质层105，在所述第一掺杂区103的顶部表面形成第一开口106，在所述第二掺杂区104的顶部表面形成第二开口107。请参考图2，在所述第一开口106(见图1)和第二开口107(见图1)内以及介质层105的顶部表面形成牺牲层108。请参考图3，去除位于第二区B介质层105顶部表面以及第二区B第二开口107(见图1)内的牺牲层108。去除位于第二区B介质层105顶部表面本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜开口的深宽比为：5:1～20:1。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的形成步骤包括：在所述若干掩膜开口内以及掩膜层上形成第一初始牺牲层；去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层，形成第一牺牲层；所述第一初始牺牲层的材料包括：底部抗反射层材料；所述第一牺牲层的材料包括：底部抗反射层材料。4.如权利要求3所述的半导体结构的形成方法，其特征在于，去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层的工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括CH4、H2和N2，所述CH4的流量为10标准毫升/分～100标准毫升/分，所述H2的流量为250标准毫升/分～1500标准毫升/分，所述N2的流量为20标准毫升/分～500标准毫升/分，压力为1毫托～150毫托，射频功率为500瓦～1200瓦，偏置电压为50伏～500伏，温度为50摄氏度～70摄氏度，时间为20秒～1000秒。5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀第二掺杂区上的介质层的工艺包括：各向异性干法刻蚀工艺。6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一开口之后，对所述第一开口底部的基底进行离子注入之前，还包括：去除所述第一区第一牺牲层，暴露出第一区的掩膜开口；去除所述第一区第一牺牲层的工艺包括：灰化工艺。7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一开口底部的第二掺杂区...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31