移位寄存器单元、栅极驱动电路、显示装置及驱动方法制造方法及图纸

本发明专利技术提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，涉及显示技术领域，该移位寄存器器单元在正常温度和低温下均可以正常工作，且在正常温度下工作时，能减小耦合噪声和节省功耗。移位寄存器单元包括第一输出子电路和第二输出子电路；第一输出子电路用于在控制电压端和上拉节点的电压的控制下，将时钟信号端的信号输出至输出端；第二输出子电路用于在上拉节点的电压的控制下，将时钟信号端的信号输出至输出端。

Shift register unit, gate drive circuit, display device and driving method

The invention provides a shift register unit, a gate drive circuit, a display device and a driving method, relating to the display technical field. The shift register unit can work normally at normal temperature and low temperature, and can reduce coupling noise and save power consumption when working at normal temperature. The shift register unit comprises a first output sub-circuit and a second output sub-circuit; the first output sub-circuit outputs the signal of the clock signal end to the output end under the control of the voltage of the control voltage end and the pull-up node; and the second output sub-circuit outputs the signal of the clock signal end under the control of the voltage of the pull-up node. Output to output.

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路、显示装置及驱动方法
本专利技术涉及显示
，尤其涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
技术介绍
GOA(GateDriveronArray，阵列基板行驱动)技术，即在玻璃基板上集成TFT(ThinFilmTransistor，薄膜场效应晶体管)组成的栅极驱动电路。由于具有降低成本、提升模组工艺产量、利于实现窄边框等优点，得到了广泛的应用。GOA技术的设计关键点是，移位寄存电路和该电路的信赖。现有栅极驱动电路中的输出晶体管连接上拉节点、时钟信号线以及输出端。在输出阶段，输出晶体管在上拉节点的控制下，将时钟信号线的信号输出至输出端。对于a-Si工艺的面板来讲，低温下其晶体管的迁移率下降，使得通过该晶体管的电流Ion大幅度降低，从而不利于显示器的正常工作。目前，为了使得显示产品例如车载产品，能在各个温度环境尤其是低温下均适用，通常栅极驱动电路中的输出晶体管的尺寸设计的较大，然而当输出晶体管的尺寸设计的较大时，输出阶段时钟信号线的功耗和耦合到上拉节点的噪声都将增大。此外，栅极驱动电路工作在正常温度下时并不需要大尺寸的输出晶体管。
技术实现思路
本专利技术的实施例提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，该移位寄存器单元在正常温度和低温下均可以正常工作，且在正常温度下工作时，能减小耦合噪声和节省功耗。为达到上述目的，本专利技术的实施例采用如下技术方案：本专利技术实施例的第一方面，提供一种移位寄存器单元，包括第一输出子电路和第二输出子电路；所述第一输出子电路连接时钟信号端、控制电压端、上拉节点和输出端；所述第一输出子电路用于在所述控制电压端和所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端；所述第二输出子电路连接所述时钟信号端、所述上拉节点和所述输出端；所述第二输出子电路用于在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。可选的，所述第一输出子电路包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅极连接所述控制电压端，所述第一晶体管的第一极连接所述第二晶体管的栅极和所述第三晶体管的栅极，并形成第一节点；所述第一晶体管的第二极连接所述上拉节点；所述第二晶体管的第一极连接所述时钟信号端，所述第二晶体管的第二极连接所述第三晶体管的第一极，并形成第二节点；所述第三晶体管的第二极连接所述输出端。可选的，所述第二输出子电路包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述输出端。可选的，所述第一输出子电路还包括第五晶体管和第六晶体管；所述第五晶体管的栅极和所述第六晶体管的栅极连接降噪信号端，所述第五晶体管的第一极连接所述第二节点，所述第六晶体管的第一极连接所述第一节点，所述第五晶体管的第二极和所述第六晶体管的第二极连接所述第一电压端。可选的，所述移位寄存器单元还包括输入子电路、至少一个下拉子电路、复位子电路和至少一个下拉控制子电路；所述输入子电路连接信号输入端和所述上拉节点，所述输入子电路用于在所述信号输入端的信号的控制下，将所述信号输入端的信号输出至所述上拉节点；所述下拉子电路连接第二电压端、所述上拉节点、下拉节点和所述第一电压端；所述下拉子电路用于在所述第二电压端的控制下，将所述第二电压端的电压输出至所述下拉节点；或者，所述下拉子电路用于在所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；所述复位子电路连接第一复位信号端、所述上拉节点和所述第一电压端，所述复位子电路用于在所述第一复位信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述下拉控制子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第一电压端；所述下拉控制子电路用于在所述下拉节点的控制下，使得所述输出端和所述上拉节点的电压维持为所述第一电压端的电压。可选的，所述复位子电路还连接所述输出端和第二复位信号端，所述复位子电路还用于在所述第二复位信号端的控制下，将所述第一电压端的电压输出至所述输出端。可选的，所述输入子电路包括第七晶体管，所述第七晶体管的栅极和第一极连接所述信号输入端，所述第七晶体管的第二极连接所述上拉节点；和/或，所述下拉子电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；所述第八晶体管的栅极和第一极连接所述第二电压端，所述第八晶体管的第二极连接所述第九晶体管的栅极和所述第十晶体管的第一极；所述第九晶体管的第一极连接所述第二电压端，所述第九晶体管的第二极连接所述下拉节点和所述第十一晶体管的第一极；所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第二极连接所述第一电压端；所述第十一晶体管的栅极连接所述上拉节点，所述第十一晶体管的第二极连接所述第一电压端；和/或，所述复位子电路包括第十二晶体管，所述第十二晶体管的栅极连接所述第一复位信号端，所述第十二晶体管的第一极连接所述上拉节点，所述第十二晶体管的第二极连接所述第一电压端；和/或，所述下拉控制子电路包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极连接所述下拉节点，所述第十三晶体管的第一极连接所述上拉节点，所述第十三晶体管的第二极连接所述第一电压端；所述第十四晶体管的栅极连接所述下拉节点，所述第十四晶体管的第一极连接所述输出端，所述第十四晶体管的第二极连接所述第一电压端。可选的，所述复位子电路还包括第十五晶体管，所述第十五晶体管的栅极连接所述第二复位信号端，所述第十五晶体管的第一极连接所述输出端，所述第十五晶体管的第二极连接所述第一电压端。本专利技术实施例的第二方面，提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元。本专利技术实施例的第三方面，提供一种显示装置，包括如第二方面所述的栅极驱动电路；所述显示装置还包括检测控制子电路；所述检测控制子电路用于检测所述栅极驱动电路的刷新频率，和/或，所述显示装置的工作温度，并根据检测结果生成控制信号；控制电压端用于接收所述控制信号。可选的，在所述移位寄存器单元连接降噪信号端的情况下，各级移位寄存器单元的降噪信号端用于接收帧起始信号。本专利技术实施例的第四方面，提供一种如第三方面所述的显示装置的驱动方法，包括：在检测控制子电路检测到所述显示装置的工作温度低于预设环境温度，和/或，栅极驱动电路的刷新频率高于预设刷新频率的情况下，所述检测控制子电路输出第一控制信号；第一输出子电路在所述第一控制信号和上拉节点的电压的控制下，将时钟信号端的信号输出至输出端，且第二输出子电路在所述上拉节点的控制下，将所述时钟信号端的信号输出至所述输出端；在所述检测控制子电路检测到所述显示装置的工作温度高于所述预设环境温度，和/或，所述栅极驱动电路的刷新频率低于所述预设刷新频率的情况下，所述检测控制子电路输出第二控制信号；第二输出子电路在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。可选的，移位寄存器单元包括第五晶体管和第六晶体管；在所述检测控制子电路输出第二控制信号的情况下，所述驱动方法还包括：在降噪信号端的控制下，通过所述第五晶体管将第二节点的电本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括第一输出子电路和第二输出子电路；所述第一输出子电路连接时钟信号端、控制电压端、上拉节点和输出端；所述第一输出子电路用于在所述控制电压端和所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端；所述第二输出子电路连接所述时钟信号端、所述上拉节点和所述输出端；所述第二输出子电路用于在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括第一输出子电路和第二输出子电路；所述第一输出子电路连接时钟信号端、控制电压端、上拉节点和输出端；所述第一输出子电路用于在所述控制电压端和所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端；所述第二输出子电路连接所述时钟信号端、所述上拉节点和所述输出端；所述第二输出子电路用于在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出子电路包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅极连接所述控制电压端，所述第一晶体管的第一极连接所述第二晶体管的栅极和所述第三晶体管的栅极，并形成第一节点；所述第一晶体管的第二极连接所述上拉节点；所述第二晶体管的第一极连接所述时钟信号端，所述第二晶体管的第二极连接所述第三晶体管的第一极，并形成第二节点；所述第三晶体管的第二极连接所述输出端。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出子电路包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述输出端。4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输出子电路还包括第五晶体管和第六晶体管；所述第五晶体管的栅极和所述第六晶体管的栅极连接降噪信号端，所述第五晶体管的第一极连接所述第二节点，所述第六晶体管的第一极连接所述第一节点，所述第五晶体管的第二极和所述第六晶体管的第二极连接第一电压端。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括输入子电路、至少一个下拉子电路、复位子电路和至少一个下拉控制子电路；所述输入子电路连接信号输入端和所述上拉节点，所述输入子电路用于在所述信号输入端的信号的控制下，将所述信号输入端的信号输出至所述上拉节点；所述下拉子电路连接第二电压端、所述上拉节点、下拉节点和第一电压端；所述下拉子电路用于在所述第二电压端的控制下，将所述第二电压端的电压输出至所述下拉节点；或者，所述下拉子电路用于在所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；所述复位子电路连接第一复位信号端、所述上拉节点和所述第一电压端，所述复位子电路用于在所述第一复位信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述下拉控制子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第一电压端；所述下拉控制子电路用于在所述下拉节点的控制下，使得所述输出端和所述上拉节点的电压维持为所述第一电压端的电压。6.根据权利要求5所述的移位寄存器单元，其特征在于，所述复位子电路还连接所述输出端和第二复位信号端，所述复位子电路还用于在所述第二复位信号端的控制下，将所述第一电压端的电压输出至所述输出端。7.根据权利要求5或6所述的移位寄存器单元，其特征在于，所述输入子电路包括第七晶体管，所述第七晶体管的栅极和第一极连接所述信号输入端，所述第七晶体管的第...

【专利技术属性】
技术研发人员：杜瑞芳，马小叶，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11