用于将TAP信号耦合到集成电路封装中的JTAG接口的电路制造技术

本申请涉及用于将TAP信号耦合到集成电路封装中的JTAG接口的电路。nTRST引脚接收测试复位信号，TMS引脚接收测试模式选择信号，测试用TAP具有测试复位信号输入和测试模式选择信号输入，以及调试用TAP具有耦合到nTRST引脚的测试复位信号输入和耦合到TMS引脚的测试模式选择信号输入。反相器具有耦合到nTRST引脚的输入和耦合到测试用TAP的测试复位信号输入的输出，并且与门具有耦合到反相器的输出的第一输入、耦合到TMS引脚的第二输入、以及耦合到测试用TAP的测试模式选择输入的输出。由此实现在JTAG接口中的组合串行和并行的TAP选择。

Circuit for coupling TAP signal to JTAG interface in IC package

The application relates to a circuit for coupling an TAP signal to an JTAG interface in an integrated circuit package. The nTRST pin receives the test reset signal, the TMS pin receives the test mode selection signal, the TAP for testing has the test reset signal input and the test mode selection signal input, and the TAP for debugging has the test reset signal input coupled to the nTRST pin and the test mode selection signal input coupled to the TMS pin. The inverter has an input coupled to the nTRST pin and an output coupled to the test reset signal input of the test TAP, and a first input coupled to the output of the inverter with the gate, a second input coupled to the TMS pin, and an output coupled to the test mode selection input of the test TAP. Thus, the combined serial and parallel TAP selection in the JTAG interface is implemented.

【技术实现步骤摘要】
用于将TAP信号耦合到集成电路封装中的JTAG接口的电路
本公开涉及根据IEEE1149.1标准的联合测试行动组(JTAG)测试或接口的领域，并且尤其涉及符合此标准但减少所使用的引脚数量并且减少延迟的设备特定功能性。
技术介绍
JTAG是用于IEEE1149.1标准的名称，其题为针对用于测试印刷电路板(PCB)和微处理器的测试访问端口(TAP)的标准测试访问端口和边界扫描架构。缩写JTAG代表联合测试行动组——制定IEEE1149.1标准的个体组织的名称。由JTAG所提供的功能性是向PCB和微处理器提供调试访问和边界扫描测试的功能性以及提供PCB和微处理器的调试访问和边界扫描测试的功能性。由调试工具使用调试访问来访问芯片的内部，从而使其资源和功能性可用和可修改，例如寄存器、存储器和系统状态。因此，可以使用调试访问来测试芯片本身的功能。由硬件测试工具使用边界扫描测试来测试芯片与印刷电路板(PCB)上的其他器件的物理连接。因此，可以使用边界扫描测试来测试芯片和其他器件之间的正确的电连接。调试功能在某些情况下可以利用一个TAP，而边界扫描功能则利用另一个TAP。然而，这可能需要使用额外的引脚来在它们之间进行选择，这高于JTAG标准所要求的最小值，这在某些场景中可能是不期望的。在一些实例中，边界扫描功能TAP和调试功能TAP二者可以串行连接。然而，这可能导致在边界扫描测试期间的延迟增加，这可能是不期望的。因此，需要在实现JTAG接口的硬件中的进一步开发。
技术实现思路
提供本
技术实现思路
来介绍下面在详细描述中进一步描述的概念的选择。本
技术实现思路
并非旨在标识所要求保护的主题的关键或基本特征，也不旨在用于帮助限制所要求保护的主题的范围。本文所公开的是一种用于将测试访问端口(TAP)信号耦合到集成电路封装中的联合测试动作组(JTAG)接口的电路。该电路包括被配置为接收测试复位信号的nTRST引脚、被配置为接收测试模式选择信号的TMS引脚、具有测试复位信号输入和测试模式选择信号输入的测试用测试访问端口(TAP)、以及具有耦合到nTRST引脚的测试复位信号输入和耦合到TMS引脚的测试模式选择信号输入的调试用测试访问端口(TAP)。电路还包括反相器和与门，所述反相器具有耦合到nTRST引脚的输入和耦合到测试用TAP的测试复位信号输入的输出，所述与门具有耦合到反相器的输出的第一输入、耦合到TMS引脚的第二输入和耦合到测试用TAP的测试模式选择输入的输出。该电路通过不包括用于接收TAP选择信号的TAPSEL引脚将其总引脚数减少一个。该电路包括通用输入输出引脚，来代替用于接收TAP选择信号的TAPSEL引脚。JTAG接口可以是符合题为标准测试访问端口和边界扫描架构的IEEE标准1149.1-2013的接口。本文还公开了一种用于将测试访问端口(TAP)信号耦合到集成电路封装中的联合测试动作组(JTAG)接口的电路。电路包括被配置为接收测试数据输入信号的测试数据输入(TDI)引脚、被配置为输出测试数据输出信号的测试数据输出(TDO)引脚、以及调试用测试访问端口(TAP)电路，该调试用TAP电路具有耦合到TDI引脚的测试数据输入、以及旁路寄存器，该旁路寄存器具有耦合到调试用TAP电路的测试数据输入的输入。多路复用电路具有耦合到TDI引脚的第一输入、耦合为接收来自调试用TAP电路的输出的第二输入、以及输出。测试用测试访问端口(TAP)电路具有耦合到多路复用电路的输出的测试数据输入、以及数据寄存器，该数据寄存器具有耦合到测试用TAP电路的测试数据输入的输入。调试用TAP电路还包括指令寄存器。测试用TAP电路包括指令寄存器。胶合逻辑被配置为控制多路复用电路的切换，使得当调试用TAP电路和测试用TAP电路都处于移位数据寄存器(shift-dr)状态并且调试用TAP电路的指令寄存器包含旁路指令时，或者当调试用TAP电路和测试用TAP电路的指令寄存器都包含设备ID代码(IDCODE)指令时，测试数据输入信号耦合到测试用TAP电路的数据寄存器的输入，从而当调试用TAP电路和测试用TAP电路不都处于shift-dr状态或不处于shift-dr状态，并且调试用TAP电路不包含旁路指令，或调试用TAP电路和测试用TAP电路不包含设备ID代码(IDCODE)指令时，调试用TAP电路的输出耦合到测试用TAP电路的数据寄存器的输入。胶合逻辑被配置为控制多路复用电路的切换，使得当调试用TAP电路和测试用TAP电路都处于移位指令寄存器(shift-ir)状态时，调试用TAP电路的输出耦合到测试用TAP的指令寄存器的输入。上述的各个方法方面被考虑并包括在本申请的范围内。根据本申请的方案，可以实现在JTAG接口中的组合串行和并行的TAP选择。附图说明图1是通用JTAGTAP的示意性框图。图2是允许利用附加tap选择引脚和相关联的信号并行地在测试(边界扫描)用TAP和调试用TAP之间进行选择的电路的示意性框图。图3是根据本公开的允许不是使用附加tap选择引脚而是在选择中利用测试复位引脚和相关联的信号nTRST、并行地在测试(边界扫描)用TAP和调试用TAP之间进行选择的电路的示意性框图。图4是允许以在边界扫描测试期间引入延迟的方式串行地在调试用TAP和测试(边界扫描)用TAP之间进行选择的电路的示意性框图。图5是根据本公开的允许以在边界扫描测试期间消除延迟的方式串行地在调试用TAP和测试(边界扫描)用TAP之间进行选择的电路的示意性框图。具体实施方式下面将描述本公开的一个或多个实施例。这些描述的实施例仅是本公开技术的示例。此外，为了提供简明的描述，实际实现的一些特征可以在说明书中不被描述。当介绍本公开的各种实施例的元素时，冠词“一”、“一个”和“该”旨在意指存在一个或多个元素。术语“包括”、“包含”和“具有”旨在是包容性的，并且意指除了所列出的元素之外可以存在附加元素。JTAG是一种硬件接口，其为调试工具提供了一种与片上系统、片上系统的核心、微处理器或印刷电路板(PCB)上的微处理器的核心直接通信的方式。如所解释的，JTAG被编纂成IEEE1149.1，其内容通过引用整体并入本文。如图1中所示的是包括实现通用JTAG功能性的调试和测试访问块(DTAB)16的片上系统(SoC)10。SoC10包括中央处理单元核心12，其本身在其中已经集成了片上调试逻辑14。片上调试逻辑14经由与DTAB16相关联的调试总线18来与DTAB16通信。DTAB16包括诸如状态机之类的TAP控制器20，其与指令寄存器(IR)22和数据寄存器(DR)24交互。DTAB16提供最终连接到用于SoC10的TAP28的片上TAP26。根据IEEE1149.1，TAP28具有五个引脚，每个引脚被配置为接收或提供特定信号。引脚及其相关联的信号为：1.TCK，其接收测试时钟信号。TCK信号是TAP20控制器的时钟，并指示TAP20控制器的操作的速度。在测试时钟信号TCK的每次生效时，TAP控制器20采取单一动作。在IEEE1149.1标准中没有规定实际的时钟速度，而是根据所接收的测试信号时钟TCK来对TAP控制器20进行钟控。2.TMS，其接收测试模式选择信号。TMS信号控制由TAP控制器本文档来自技高网...

【技术保护点】
1.一种用于将测试访问端口TAP信号耦合到集成电路封装中的联合测试动作组JTAG接口的电路，所述电路包括：nTRST引脚，被配置为接收测试复位信号；TMS引脚，被配置为接收测试模式选择信号；测试用TAP，具有测试复位信号输入和测试模式选择信号输入；调试用TAP，具有耦合到所述nTRST引脚的测试复位信号输入和耦合到所述TMS引脚的测试模式选择信号输入；反相器，具有耦合到所述nTRST引脚的输入和耦合到所述测试用TAP的所述测试复位信号输入的输出；和与门，具有耦合到所述反相器的所述输出的第一输入、耦合到所述TMS引脚的第二输入和耦合到所述测试用TAP的测试模式选择输入的输出。

【技术特征摘要】
2017.08.28 US 15/688,1841.一种用于将测试访问端口TAP信号耦合到集成电路封装中的联合测试动作组JTAG接口的电路，所述电路包括：nTRST引脚，被配置为接收测试复位信号；TMS引脚，被配置为接收测试模式选择信号；测试用TAP，具有测试复位信号输入和测试模式选择信号输入；调试用TAP，具有耦合到所述nTRST引脚的测试复位信号输入和耦合到所述TMS引脚的测试模式选择信号输入；反相器，具有耦合到所述nTRST引脚的输入和耦合到所述测试用TAP的所述测试复位信号输入的输出；和与门，具有耦合到所述反相器的所述输出的第一输入、耦合到所述TMS引脚的第二输入和耦合到所述测试用TAP的测试模式选择输入的输出。2.根据权利要求1所述的电路，其中，所述电路通过不包括用于接收TAP选择信号的TAPSEL引脚而将其总引脚数减少1。3.根据权利要求1所述的电路，其中，所述电路包括通用输入输出引脚，来代替用于接收TAP选择信号的TAPSEL引脚。4.根据权利要求1所述的电路，其中，所述JTAG接口包括符合题为标准测试访问端口和边界扫描架构的IEEE标准1149.1-2013的接口；其中所述测试复位信号包括根据IEEE标准1149.1-2013的nTRST信号；其中测试模式选择信号包括根据所述IEEE标准1149.1-2013的TMS信号；其中所述测试用TAP包括根据IEEE标准1149.1-2013的测试用TAP；并且其中所述调试用TAP包括根据IEEE标准1149.1-2013的调试用TAP。5.一种用于将测试访问端口TAP信号耦合到集成电路封装中的联合测试动作组JTAG接口的电路，所述电路包括：测试数据输入TDI引脚，被配置为接收测试数据输入信号；测试数据输出TDO引脚，被配置为输出测试数据输出信号；调试用TAP电路，具有耦合到所述TDI引脚的测试数据输入、以及旁路寄存器，所述旁路寄存器具有耦合到所述调试用TAP电路的所述测试数据输入的输入；多路复用器，具有耦合到所述TDI引脚的第一输入、耦合为接收来自所述调试用TAP电路的输...

【专利技术属性】
技术研发人员：V·N·斯里尼瓦桑，M·沙玛，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰,NL