一种SM3算法IP核及其信息处理方法、设备、介质技术

本发明专利技术公开了一种SM3算法IP核及其信息处理方法、设备、介质，集成于BMC中，其中SM3算法IP核包括数据寄存器、运算寄存器、封装接口；数据寄存器，用于缓存BMC的ARM写入的消息块；运算寄存器，用于基于SM3算法对消息块进行杂凑运算，并保存杂凑运算结果；封装接口，用于与ARM连接，以使ARM与SM3算法IP核进行信息交互；其中，数据寄存器及运算寄存器采用硬件描述语言封装在SM3算法IP核中，封装接口的形式为ARM的AMBA总线接口规范形式。本发明专利技术公开的一种SM3算法IP核及其信息处理方法、设备及介质均在BMC内部实现了硬件SM3算法，在一定程度上提高了BMC的安全性。

【技术实现步骤摘要】
一种SM3算法IP核及其信息处理方法、设备、介质
本专利技术涉及BMC信息处理
，更具体地说，涉及一种SM3算法IP核及其信息处理方法、设备、介质。
技术介绍
在现有国产BMC(BaseboardManagementController，基板管理控制器)技术中，BMC内部采用MD5(Message-DigestAlgorithm5，消息摘要算法第五版)算法，另外BMC在启动过程中，通过调用外部TCM(TrustedCryptographyModule，可信密码模块)模块中的SM3算法实现对BIOS等固件的度量。请参阅图2，图2为现有技术中应用MD5算法的BMC与TCM的结构示意图。然而，MD5算法已经被破解，其安全性较低，此外，BMC在成功度量自身主板后，无法再调用TCM模块中的SM3算法，使得BMC的安全性较低。综上所述，如何提高BMC的安全性是目前本领域技术人员亟待解决的问题。
技术实现思路
本专利技术的目的是提供一种SM3算法IP核，其能在一定程度上解决如何提高BMC的安全性的技术问题。本专利技术还提供了一种SM3算法IP核信息处理方法、设备及介质。为了实现上述目的，本专利技术提供如下技术方案：一种SM3算法IP核，集成于BMC中，包括数据寄存器、运算寄存器、封装接口；所述数据寄存器，用于缓存所述BMC的ARM写入的消息块；所述运算寄存器，用于基于SM3算法对所述消息块进行杂凑运算，并保存杂凑运算结果；所述封装接口，用于与所述ARM连接，以使所述ARM与所述SM3算法IP核进行信息交互；其中，所述数据寄存器及所述运算寄存器采用硬件描述语言封装在所述SM3算法IP核中，所述封装接口的形式为所述ARM的AMBA总线接口规范形式。优选的，还包括长度寄存器；所述长度寄存器，用于保存所述ARM写入的待运算的所述消息块的总数量；其中，所述长度寄存器采用所述硬件描述语言封装在所述SM3算法IP核中。优选的，还包括控制寄存器；所述控制寄存器，用于在自身的第0位偏移地址置1时控制所述SM3算法IP核运算完所述消息块后产生中断信号，置0时控制所述SM3算法IP核运算完所述消息块后不产生中断信号；在所述消息块有效时将自身的第1位偏移地址置为1，在所述消息块无效时将所述第1位偏移地址置为0；在自身的第2位偏移地址接收启动指令后，控制所述SM3算法IP核进入工作状态；判断出所述运算寄存器完成对所述消息块的杂凑运算后将自身的第3位偏移地址置为1，判断出所述数据寄存器缓存新的所述消息块后将所述第3位偏移地址置为0；其中，所述控制寄存器采用所述硬件描述语言封装在所述SM3算法IP核中。优选的，所述长度寄存器、所述数据寄存器、所述运算寄存器及所述控制寄存器的每一位偏移地址的长度均为32bit。优选的，所述封装接口包括：与所述ARM的时钟信号源连接的时钟信号输入接口；传输所述ARM输入的复位信号至所述SM3算法IP核的复位信号输入接口；传输所述ARM输入的数据至所述SM3算法IP核的数据输入接口；传输所述ARM输入的目标寄存器的地址总线至所述SM3算法IP核的地址总线输入接口；传输所述SM3算法IP核发送的所述杂凑运算结果至所述ARM的运算结果输出接口；传输所述SM3算法IP核在所述消息块运算完成后产生的标志信号的标志信号至所述ARM的输出引脚。一种SM3算法IP核信息处理方法，应用于如上任一所述的SM3算法IP核中，包括：数据寄存器缓存BMC的ARM写入的消息块；运算寄存器基于SM3算法对所述消息块进行杂凑运算，并保存杂凑运算结果。优选的，所述数据寄存器缓存BMC的ARM写入的消息块的消息数据之前，还包括：长度寄存器保存所述ARM写入的待运算的所述消息块的总数量N；所述数据寄存器缓存BMC的ARM写入的消息块，所述运算寄存器基于SM3算法对所述消息块进行杂凑运算，并保存杂凑运算结果，包括：所述数据寄存器缓存所述ARM写入的一个消息块；所述运算寄存器基于SM3算法对所述数据寄存器新缓存的消息块进行杂凑运算，并保存所述杂凑运算结果；返回所述数据寄存器缓存所述ARM写入的一个消息块的步骤，直至完成对N个消息块的杂凑运算。优选的，所述长度寄存器保存所述ARM写入的待运算的所述消息块的总数量之前，还包括：控制寄存器在自身的第2位偏移地址接收到所述ARM写入的启动指令后，控制所述SM3算法IP核进入工作状态；所述数据寄存器缓存所述ARM写入的一个消息块之后，所述运算寄存器基于SM3算法对所述数据寄存器新缓存的消息块进行杂凑运算之前，还包括：所述控制寄存器将自身的第3位偏移地址置为0；所述运算寄存器基于SM3算法对所述数据寄存器新缓存的消息块进行杂凑运算，并保存所述杂凑运算结果之后，所述返回所述数据寄存器缓存所述ARM写入的一个消息块的步骤之前，还包括：所述控制寄存器将所述第3位偏移地址置为1。一种SM3算法IP核信息处理设备，包括：存储器，用于存储计算机程序；处理器，用于执行所述计算机程序时控制寄存器实现如上任一所述的SM3算法IP核信息处理方法的步骤。一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时控制寄存器实现如上任一所述的SM3算法IP核信息处理方法的步骤。本专利技术提供的一种SM3算法IP核，借助数据寄存器和运算寄存器实现了SM3算法，且本专利技术提供的SM3算法IP核的封装接口的形式为ARM的AMBA总线接口规范形式，也即本专利技术提供的SM3算法IP核可以与BMC的ARM接口相连，而数据寄存器和运算寄存器采用硬件描述语言封装在SM3算法IP核中，也即本专利技术提供的SM3算法IP核可以以硬件形式集成在BMC中，本专利技术提供的SM3算法IP核在BMC内部实现了硬件SM3算法，与现有的MD5算法相比，SM3算法的安全程度更高；且SM3算法是以硬件形式在BMC内部运行的，与现有技术中TCM在BMC外部运行相比，硬件SM3算法可以随时被BMC调用，保证了BMC调用SM3算法的稳定性。综上所述，本专利技术提供的一种SM3算法IP核在一定程度上提高了BMC的安全性。本专利技术提供的一种SM3算法IP核信息处理方法、设备及计算机可读存储介质也解决了相应技术问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种SM3算法IP核的结构示意图；图2为现有技术中应用MD5算法的BMC与TCM的结构示意图；图3为本专利技术实施例提供的一种SM3算法IP核中封装接口的结构示意图；图4为本专利技术实施例提供的一种SM3算法IP核信息处理方法的流程图；图5为实际应用中ARM标记的SM3算法IP核的工作状态转移图；图6为本专利技术实施例提供的一种SM3算法IP核处理设备的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有本文档来自技高网...

【技术保护点】
1.一种SM3算法IP核，其特征在于，集成于BMC中，包括数据寄存器、运算寄存器、封装接口；所述数据寄存器，用于缓存所述BMC的ARM写入的消息块；所述运算寄存器，用于基于SM3算法对所述消息块进行杂凑运算，并保存杂凑运算结果；所述封装接口，用于与所述ARM连接，以使所述ARM与所述SM3算法IP核进行信息交互；其中，所述数据寄存器及所述运算寄存器采用硬件描述语言封装在所述SM3算法IP核中，所述封装接口的形式为所述ARM的AMBA总线接口规范形式。

【技术特征摘要】
1.一种SM3算法IP核，其特征在于，集成于BMC中，包括数据寄存器、运算寄存器、封装接口；所述数据寄存器，用于缓存所述BMC的ARM写入的消息块；所述运算寄存器，用于基于SM3算法对所述消息块进行杂凑运算，并保存杂凑运算结果；所述封装接口，用于与所述ARM连接，以使所述ARM与所述SM3算法IP核进行信息交互；其中，所述数据寄存器及所述运算寄存器采用硬件描述语言封装在所述SM3算法IP核中，所述封装接口的形式为所述ARM的AMBA总线接口规范形式。2.根据权利要求1所述的SM3算法IP核，其特征在于，还包括长度寄存器；所述长度寄存器，用于保存所述ARM写入的待运算的所述消息块的总数量；其中，所述长度寄存器采用所述硬件描述语言封装在所述SM3算法IP核中。3.根据权利要求2所述的SM3算法IP核，其特征在于，还包括控制寄存器；所述控制寄存器，用于在自身的第0位偏移地址置1时控制所述SM3算法IP核运算完所述消息块后产生中断信号，置0时控制所述SM3算法IP核运算完所述消息块后不产生中断信号；在所述消息块有效时将自身的第1位偏移地址置为1，在所述消息块无效时将所述第1位偏移地址置为0；在自身的第2位偏移地址接收启动指令后，控制所述SM3算法IP核进入工作状态；判断出所述运算寄存器完成对所述消息块的杂凑运算后将自身的第3位偏移地址置为1，判断出所述数据寄存器缓存新的所述消息块后将所述第3位偏移地址置为0；其中，所述控制寄存器采用所述硬件描述语言封装在所述SM3算法IP核中。4.根据权利要求3所述的SM3算法IP核，其特征在于，所述长度寄存器、所述数据寄存器、所述运算寄存器及所述控制寄存器的每一位偏移地址的长度均为32bit。5.根据权利要求1至4任一项所述的SM3算法IP核，其特征在于，所述封装接口包括：与所述ARM的时钟信号源连接的时钟信号输入接口；传输所述ARM输入的复位信号至所述SM3算法IP核的复位信号输入接口；传输所述ARM输入的数据至所述SM3算法IP核的数据输入接口；传输所述ARM输入的目标寄存器的地址总线至所述SM3算法IP核的地址总线输入接口；传输所述SM3算法IP核发送的所述杂凑运算结果至所述ARM的运算...

【专利技术属性】
技术研发人员：苏振宇，
申请(专利权)人：浪潮北京电子信息产业有限公司，
类型：发明
国别省市：北京,11