用于制造半导体器件的方法技术

提供了一种用于制造半导体器件的方法。在一个实施例中，该方法包括：执行自限制工艺以对晶片的上表面进行改性；在自限制工艺完成之后，从晶片移除经改性的上表面；以及重复执行自限制工艺并从晶片移除经改性的上表面，直到晶片的厚度减小到预定厚度为止。

【技术实现步骤摘要】
用于制造半导体器件的方法
本专利技术实施例涉及半导体领域，更具体地涉及用于制造半导体器件的方法。
技术介绍
半导体器件被用在诸如，个人计算机、蜂窝电话、数码相机、和其它电子设备之类的各种电子应用中。通常，通过以下工艺制造半导体器件：在半导体衬底上顺序沉积绝缘层或介电层、导电层、以及半导体层的材料，然后使用光刻来图案化各种材料层以在其上形成电路组件和元件。半导体行业继续通过不断地减小最小特征尺寸来提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多组件能够被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的额外问题。
技术实现思路
根据本专利技术实施例的一个方面，提供了一种用于制造半导体器件的方法，包括：执行自限制工艺以对晶片的上表面进行改性；在自限制工艺完成之后，从晶片移除经改性的上表面；以及重复执行自限制工艺并从晶片移除经改性的上表面，直到晶片的厚度减小到预定厚度为止。根据本专利技术实施例的另一方面，提供了一种用于制造半导体器件的方法，包括：在衬底上形成鳍状物；在鳍状物上形成伪栅材料；氧化伪栅材料的上表面以在伪栅材料的上表面中形成氧化物层，执行氧化直到经过预定的时间量为止；在氧化伪栅材料的上表面之后，从伪栅材料移除氧化物层；图案化伪栅材料以形成伪栅极；沿伪栅极的侧面形成栅极间隔物；以及用替换栅极电介质和替换栅极电极来替换伪栅极。根据本专利技术实施例的另一方面，提供了一种用于制造半导体器件的方法，包括：混合多种化学品的第一子集以产生氧化溶液；在晶片的上表面上分配氧化溶液；停止分配氧化溶液；在停止分配氧化溶液之后，混合多种化学品的第二子集以产生研磨溶液；以及在研磨晶片的上表面的同时在晶片的上表面上分配研磨溶液。附图说明通过结合附图阅读以下的详细描述，可以最好地理解本公开的各方面。应该注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。图1示出了根据一些实施例的三维视图中的FinFET的示例。图2、图3、图4、图5、图6、和图7是根据一些实施例的制造FinFET的中间阶段的横截面图。图8A、图8B、图8C、和图8D示出了根据一些实施例的平面化系统的各方面。图8E示出了根据一些其它实施例的平面化系统的各方面。图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、和图18B是根据一些实施例的制造FinFET的中间阶段的横截面图。具体实施方式以下公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不用于限制。例如，在随后的描述中，在第二特征上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成额外的特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指定所讨论的各种实施例和/或配置之间的关系。此外，为了便于描述，在本文中可以使用诸如“在…之下”、“在…下面”、“下方”、“在…上面”、“上方”之类的空间相关术语来描述如附图中所示的一个元件或特征与另外(一个或多个)元件或特征的关系。这些空间相关术语除了覆盖附图中所描绘的定位之外还用于覆盖设备在使用或操作中的不同定位。装置可以以其它方式定位(旋转90度或其它定位)，并且本文中使用的空间相关描述符同样可以被相应地解释。根据各种实施例描述了半导体器件、制造方法和工具。具体而言，将其上具有半导体衬底的晶片放置在平面化腔室中。在平面化腔室中，在第一步骤中执行自限制工艺，以转变晶片的上表面从而形成预定厚度的层或膜。该层或膜具有比晶片的下面部分的化学机械平面化(chemical-mechanicalplanarization，CMP)移除速率大几个数量级的CMP移除速率，并且可以被称为经改性的表面层。经改性的表面层可以是非常薄的层，并且在一些实施例中可以具有或接近单层的厚度。因此，实施例平面化技术在本文中可以被称为原子层移除(atomiclayerremoval，ALR)。然后，在第二步骤中执行移除工艺以移除所形成的层或膜。在一些实施例中，用于形成经改性的表面层的自限制工艺是削弱表面层的化学驱动的氧化工艺。氧化工艺将晶片的表面转变为氧化物层或膜。可以执行氧化工艺直到晶片的表面的氧化饱和为止，例如，直到厚度基本上停止增加为止。氧化物层的厚度根据氧化工艺的性质是自限制的；换句话说，氧化工艺是自限制的，使得晶片表面的氧化速率饱和，例如，其自身基本上减慢或停止。一旦发生饱和，氧化工艺就减慢或停止。选择氧化工艺的参数(例如，氧化反应物)可以使饱和点(并且使氧化层的厚度)被控制。在一个实施例中，化学驱动的氧化工艺包括分配液体形式的氧化反应物(例如，作为氧化溶液)。例如，可以使用在CMP的移除工艺期间用来分配浆料的相同的浆料分配器在晶片上分配氧化溶液。在一些实施例中，自限制工艺包括将晶片的表面层化学结合到被引入晶片表面的分子。化学结合工艺是自限制的并且在晶片的全部或大部分表面结合物被占据时结束。可以使用各种结合化学品，例如，配体。例如，在一些实施例中，晶片的表面层可以是金属，并且可以使用螯合剂来占据晶片的表面结合物。在执行自限制工艺以对晶片的表面层进行改性之后，执行移除工艺以移除经改性的表面层。在一个实施例中，移除工艺是机械和/或化学移除工艺。在移除期间仅可以移除经改性的表面层，并且在移除工艺中基本上不会移除其它材料。在移除工艺中不会对表面层进一步改性，例如，在形成经改性的表面层结束和移除工艺结束之间不会发生进一步的氧化或化学结合。类似地，在晶片表面的改性期间可以不执行移除。CMP移除速率受经改性的表面层的厚度的限制(该经改性的表面层的厚度受氧化或化学结合工艺的自限制)。可以重复自限制改性工艺和移除工艺，直到从晶片的表面移除期望量的材料为止。根据一些实施例，可以通过控制自限制改性工艺的参数(诸如，氧化物反应物)来从晶片移除预定厚度的材料，并且直到自限制改性工艺已经完成饱和之后才对晶片进行抛光。这样，可以避免用于修复CMP的差异的一些技术的时间和材料成本。最后，可以避免在期望的CMP停止点使用平面化停止层，从而进一步降低了成本。图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括衬底50上的鳍状物58。衬底50包括隔离区域56，并且鳍状物58突起在相邻的隔离区域56之间。栅极介电层92沿着鳍状物58的侧壁并且在鳍状物58的上表面上，栅极电极94在栅极介电层92上。源极/漏极区域82相对于栅极介电层92和栅极电极94被布置在鳍状物58的相对侧。图1还示出了在后面的附图中使用的参考横截面。横截面A-A横跨FinFET的沟道、栅极介电层92、和栅极电极94。横截面B-B垂直于横截面A-A并且沿着鳍状物58的纵向轴线，在例如，源极/漏极区域82之间的电流流动的方向上。为清楚起见，后续的附图涉及这些参考横截面。本文讨论本文档来自技高网...

【技术保护点】
1.一种用于制造半导体器件的方法，包括：执行自限制工艺以对晶片的上表面进行改性；在所述自限制工艺完成之后，从所述晶片移除经改性的上表面；以及重复执行所述自限制工艺并从所述晶片移除所述经改性的上表面，直到所述晶片的厚度减小到预定厚度为止。

【技术特征摘要】
2017.03.15 US 62/471,736;2018.01.19 US 15/875,2891.一种用于制造半导...

【专利技术属性】
技术研发人员：陈志宏，陈科维，王英郎，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71