垂直量子晶体管制造技术

本公开涉及垂直量子晶体管。垂直晶体管包括在绝缘体层内延伸的栅极导体的两个部分。通过绝缘体层延伸的开口包括通过外延操作形成的源极区域、沟道区域和漏极区域。栅极导体的部分的厚度在沟道区域附近减小。

【技术实现步骤摘要】
垂直量子晶体管优先权声明本申请要求于2017年3月22日提交的专利号为1752371的法国申请的优先权权益，在法律允许的最大程度上，其公开内容通过引用整体并入于此。
本申请涉及集成电路部件以及用于其制造的方法，更具体地涉及晶体管。
技术介绍
电子工业研究的一个目标是减小集成电路组件的尺寸，特别是晶体管的尺寸。现在可以制造在尺寸上等于几个原子的晶体管。然后涉及量子晶体管。这种尺寸的减小导致许多问题。具体地，当制造量子晶体管时，制造误差的影响(例如，尺寸设置误差或不精确度)大得多，变化余地显著更小。因此，需要允许以高精度水平形成可靠量子晶体管的元件的制造方法。
技术实现思路
因此，一个实施例设想垂直晶体管，垂直晶体管包括延伸到漏极和源极之间的绝缘体层中的栅极导体的两个部分，漏极和源极在通过外延形成的沟道区域的两侧上，栅极导体部分的厚度在沟道区域附近减小。根据一个实施例，每个栅极导体部分的厚度基本上在3.5nm和7nm之间，并且在沟道区域附近减小到基本上在0.5nm和2nm之间的值。根据一个实施例，沟道的长度在1nm和5nm之间。根据一个实施例，沟道的宽度在7nm和13nm之间。一个实施例设想用于制造垂直晶体管的方法，该方法包括：将源极或漏极注入衬底中；沉积第一绝缘体层；沉积栅极导体；沉积第二绝缘体层；沉积第三绝缘体层；将第一腔蚀刻到第三和第二绝缘体层中，直到到达栅极导体；沉积第四绝缘体层；在腔的侧面上形成间隔件；蚀刻第二和第四绝缘体层的未被间隔件覆盖的部分以及第三绝缘体层；对间隔件之间的栅极导体进行氧化；蚀刻间隔件之间的第二腔，直至到达衬底；通过外延在第二腔中形成沟道；以及在结构上形成漏极或源极。根据一个实施例，第一、第二和第四绝缘体层由氧化硅制成。根据一个实施例，栅极导体由掺杂多晶硅制成。根据一个实施例，第三绝缘体层和间隔件由氮化硅制成。根据一个实施例，沟道的形成包括：通过外延形成第一n掺杂层；通过外延形成第一p掺杂层；通过外延形成未掺杂的层；通过外延形成第二p掺杂层；通过外延形成第二n掺杂层；以及进行退火操作。根据一个实施例，n掺杂层是掺杂有砷原子的硅层。根据一个实施例，p掺杂层是掺杂有硼原子并含有碳的硅层。根据一个实施例，未掺杂层是富含碳原子的硅层。附图说明这些特征和优点以及其他特征和优点将在以下参考附图给出的特定实施例的非限制性描述中进行详细描述，其中：图1是垂直晶体管的一个实施例的截面图；图2A至图2G是示出用于制造垂直晶体管的方法的一个实施例的步骤的截面图；以及图3示出了通过外延操作形成的层堆叠的一个示例，从而得到图1和图2G所示的沟道。具体实施方式各个附图并未按比例绘制，另外在各个附图中，相同的元素已由相同的附图标记来标记。为了清楚起见，仅示出并详细描述了对所描述的实施例的理解有用的那些元素。特别地，既未示出也未描述栅极、漏极和源极触头。在下面的描述中，当提到诸如“上方”、“水平”、“垂直”等术语时，参考附图中所讨论的元件的定向。除非另有规定，否则表述“近似”、“基本上”、“差不多”和“大约”表示在10％内，优选在5％内。图1是纳米级垂直MOS晶体管的一个实施例的截面图，将它放置在量子晶体管的类别中。这样的晶体管以首字母缩略词的方式被称为QVMOS，QVMOS代表量子垂直MOS。术语“垂直晶体管”这里是指如下晶体管：该晶体管的源极区和漏极区由与半导体衬底的主面平行地、在彼此之上延伸的层形成。QVMOS晶体管包括源极区2，源极区2由形成在半导体衬底3上或半导体衬底3中的重n掺杂区域组成，半导体衬底3例如为单片硅衬底或SOI(绝缘体上硅)衬底。源极区2由例如氧化硅的绝缘体层6覆盖。开口10穿过绝缘体层6。开口10填充有半导体材料(例如，硅)，并且包括三个区域：n掺杂区域12、轻p掺杂或轻n掺杂区域14、以及n掺杂区域16。区域12和16对应于常规MOS晶体管中被称为LDD(低漏极扩散)区域的区域。p掺杂区域14形成所示的QVMOS晶体管的实际沟道。区域12、14和16是连续外延操作的结果，允许区域14的掺杂水平被良好地控制，并且在该区域14与区域12和16之间形成尖锐的结。区域14几乎是固有的，也就是说，是掺杂水平小于1016原子/cm3的实际上轻的p或n掺杂的。例如，区域12和16以例如在1017和1020原子/cm3之间变化的浓度掺杂有砷原子。由n掺杂半导体材料(例如，硅)制成的漏极区17覆盖该结构并与n掺杂区域16接触。该漏极区17是外延操作的结果，并且在其与区域16接触的水平高度处是单晶的并在其他地方为多晶的。例如，漏极区17和源极区2例如掺杂有砷(例如以大于1019原子/cm3的浓度)。具有大于5×1019原子/cm3的掺杂水平的n掺杂多晶硅层的两个部分18在沟道的每一侧上延伸到绝缘体6中。这里所示的QVMOS晶体管是被称为“栅极全周(gate-all-around)”晶体管的QVMOS晶体管，意味着其沟道至少部分地被栅极围绕。每个部分18形成栅极导体。每个栅极导体部分18通过形成栅极绝缘体的层6的一部分与沟道14分离。每个栅极部分18通过绝缘体层6的部分与源极区2和漏极区17绝缘。栅极部分18延伸得足够远，以在每个栅极的水平高度处形成接触，这些接触通常被互连。栅极部分18的厚度例如小于7nm、例如在3.5nm和7nm之间，该厚度在沟道附近减小到例如在0.5nm和2nm之间的值。每个栅极导体部分18的端部和沟道之间的距离(其对应于栅极绝缘体的厚度)例如在1nm至3nm之间(例如，2.5nm)。将栅极部分18与源极区和漏极区分离的绝缘体6的部分的厚度例如在7nm至15nm之间(例如，10nm)。穿过层6的开口10的宽度(也称为沟道宽度)可以在7nm至13nm之间(例如，10nm)。对应于区域14的厚度的沟道长度在1nm至5nm之间(例如，大约3nm)。这样的晶体管具有若干优点。该晶体管的一个优点在于，在栅极正被控制时，沟道附近的栅极导体部分18的较细轮廓允许该沟道的优异控制和通过该沟道的电荷数量的优异控制。通过连续外延操作的方式形成沟道的一个优点在于，这允许对沟道的尺寸和掺杂的优异控制。图2A至图2G是示出用于制造诸如图1所示的QVMOS晶体管之类的QVMOS晶体管的方法的一个实施例的步骤的截面图。图2A示出了初始制造步骤的结果。在这些初始步骤期间，例如由硅制成的半导体衬底22的区域20被重掺杂(具有大于1020原子/cm3)，以形成源极区。区域20被以下连续的层覆盖：-例如氧化硅的绝缘体层24，其厚度例如在7nm至15nm之间(例如，10nm)；-由掺杂多晶硅制成的导电层26，其厚度例如小于7nm、例如在3.5nm至7nm之间；-例如氧化硅的绝缘体层28；以及-例如氮化硅的绝缘体层30，绝缘体30相对于绝缘体28可选择性地蚀刻。在图2B中示出其结果的步骤中，腔32已经从绝缘体层30和28中被挖空出来，以到达导电层26。整体结构然后被共形地覆盖有绝缘体层34。绝缘体34例如是氧化硅。在图2C中示出其结果的步骤中，在该结构上形成例如氮化硅的绝缘体中间层。通过各向异性地蚀刻绝缘体中间层，在腔32的侧面上形成间隔件36，间隔件36的高度大约等于氧化硅层28的厚度。除了被间隔件36覆盖本文档来自技高网...

【技术保护点】
1.一种垂直晶体管，包括：绝缘体层，所述绝缘体层包括开口；其中所述开口包括：外延半导体材料沟道区域；在所述沟道区域一侧上的外延半导体材料漏极；以及在所述沟道区域的相对侧上的外延半导体材料源极；以及在绝缘体层内延伸的栅极导体的部分，其中所述栅极导体部分的所述部分的厚度在所述沟道区域附近减小。

【技术特征摘要】
2017.03.22 FR 17523711.一种垂直晶体管，包括：绝缘体层，所述绝缘体层包括开口；其中所述开口包括：外延半导体材料沟道区域；在所述沟道区域一侧上的外延半导体材料漏极；以及在所述沟道区域的相对侧上的外延半导体材料源极；以及在绝缘体层内延伸的栅极导体的部分，其中所述栅极导体部分的所述部分的厚度在所述沟道区域附近减小。2.根据权利要求1所述的垂直晶体管，其中所述栅极导体的所述部分的厚度在所述沟道区域附近从3.5nm至7nm之间减小到0.5nm至2nm之间。3.根据权利要求1所述的垂直晶体管，其中所述源极区域和所述漏极区域之间的所述沟道区域的长度在1nm至5nm之间。4.根据权利要求1所述的垂直晶体管，其中所述沟道区域的宽度在7nm至13nm之间。5.根据权利要求1所述的垂直晶体管，还包括：源极区层；以及漏极区层；其中所述绝缘体层平行于所述源极区层和所述漏极区层延伸，并且被定位在所述源极区层和所述漏极区层之间。6.根据权利要求1所述的垂直晶体管，其中所述绝缘体层包括第一部分和第二部分，其中所述栅极导体平行于所述第一部分和所述第二部分延伸并且被定位在所述第一部分和所述第二部分之间，并且其中所述绝缘体层还包括围绕所述开口并连接所述第一部分和所述第二部分的第三部分，所述第三部分将所述栅极导体与所述沟道区域绝缘。7.一种用于制造垂直晶体管的方法，包括：将源极或漏极注入衬底中；在所述衬底之上沉积第一绝缘体层；在所述第一绝缘体层之上沉积栅极导体；在所述栅极导体之上沉积第二绝缘体层；在所述第二绝缘体层之上沉积第三绝缘体层；将第一腔蚀刻到所述第三绝缘体层和所述第二绝缘体层中，直到到达所述栅极导体；至少在所述第一腔内沉积第四绝缘体层；在所述第一腔的侧面处的所述第四绝缘体层上形成间隔件；使用所述间隔件作为掩模，蚀刻第二腔，所述第二腔通过所述第四绝缘体层并且至少部分地延伸到所述栅极导体中；在所述第二腔处氧化所述栅极导体的一部分；使用所述间隔件作为掩模，通过所述栅极导体的经氧化的部分蚀刻第三腔，直到到达所述衬底；在所述第三腔中外延生长所述垂直晶体管的沟道；以及在所述第三腔内的所述沟道的相对侧上形成漏极或源极。8.根据权利要求7所述的方法，其中所述第一绝缘体层、所述第二绝缘体层和所述第四绝缘体层由氧化硅制成。9.根据权利要求7所述的方法，其中所述栅极导体由掺杂多晶硅制成。10.根据权利要求7所述的方法，其中所述第三绝缘体层和所述间隔件由氮化硅制成。11.根据权利要求7所述的方法，其中外延生长所述沟道并形成所述漏极和所述源极包括：通过外延形成第一n掺杂层；通过外延形成第一p掺杂层；通过外延形成未掺杂的层；通过外延形成第二p掺杂层；通过外延形成第二n掺杂层；以及执行退火操作。12.根据权利要求11所述的方法，其中所述第一n...

【专利技术属性】
技术研发人员：A·高蒂尔，G·C·里贝斯，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR