半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。所述方法能够提高半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
MOSFET(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，如此使亚阀值漏电(Subthrehholdleakage)现象更容易发生。鳍式场效晶体管(FinFieldeffecttransistor，FinFET)是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅(SOI)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。然而，随着半导体器件集成度的进一步提高，鳍式场效晶体管的性能有待进一步提高。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。为解决上述技术问题，本专利技术提供一种半导体结构，包括：基底，所述基底上具有鳍部；位于基底上的伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区的两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；位于所述伪栅极层两侧鳍部内的源漏掺杂区。可选的，所述第一伪栅极部的顶部表面到所述鳍部的顶部表面的距离为：5纳米～35纳米。可选的，所述第一伪栅极部第二区沿鳍部延伸方向上的尺寸为：1纳米～5纳米。可选的，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。可选的，所述第一伪栅极部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。可选的，所述源漏掺杂区包括：外延层；所述外延层位于所述鳍部上。相应的，本专利技术还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。可选的，所述伪栅极层的形成步骤包括：在所述基底上形成初始伪栅极层，所述初始伪栅极层包括：覆盖鳍部部分侧壁表面的初始第一伪栅极部以及位于初始第一伪栅极部上的第二伪栅极部，所述第二伪栅极部沿垂直于鳍部延伸方向上横跨所述鳍部，且所述第二伪栅极部两侧暴露出部分初始第一伪栅极部的顶部表面，所述初始第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述第二伪栅极部的侧壁表面形成牺牲层；以所述牺牲层为掩膜，刻蚀位于所述第二伪栅极部两侧的所述初始第一伪栅极部，直至暴露出所述鳍部的部分侧壁和顶部表面，形成第一伪栅极部；形成所述第一伪栅极部之后，去除位于所述第二伪栅极部侧壁的牺牲层。可选的，所述牺牲层的形成步骤包括：在所述基底上、鳍部的侧壁和顶部表面、第二伪栅极部的侧壁和顶部表面以及初始第一伪栅极部的顶部表面上形成牺牲膜；去除位于所述基底、鳍部侧壁和顶部表面以及初始第一伪栅极部顶部表面上的牺牲膜，形成牺牲层。可选的，所述牺牲膜的形成工艺包括：化学气相沉积工艺。可选的，所述牺牲层沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：1纳米～5纳米。可选的，所述牺牲膜的材料包括：氮化硅。可选的，所述第一伪栅极部的顶部表面到所述鳍部顶部表面的距离为：5纳米～35纳米。可选的，所述源漏掺杂区的形成步骤包括：在所述伪栅极层两侧的鳍部内形成开口；采用外延生长工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子。可选的，形成所述伪栅极层之前，在所述基底上形成伪栅介质层，所述伪栅介质层覆盖鳍部的部分侧壁和顶部表面；所述伪栅极层位于所述伪栅介质层之上。可选的，形成所述伪栅极层之后，形成所述源漏掺杂区之前，还包括：在所述伪栅介质层、第一伪栅极部和第二伪栅极部的侧壁形成伪栅侧墙。可选的，所述伪栅侧墙沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：2纳米～6纳米。可选的，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。可选的，所述第一伪栅级部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。与现有技术相比，本专利技术的技术方案具有以下有益效果：本专利技术技术方案提供的半导体结构中，所述伪栅极层用于定义金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部。后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。进一步，所述源漏掺杂区位于所述伪栅极层两侧的鳍部内；所述第二伪栅极部位于所述第一伪栅极部的第一区上，使得外延层的顶部尺寸大于底部尺寸。所述外延层的顶部用于形成导电结构，由于所述外延层的顶部尺寸大于底部尺寸，使得所述外延层顶部与后续形成的导电结构的接触面积较大，进而使得外延层顶部与导电结构之间的接触电阻较小，从而有利于提高半导体结构的性能。本专利技术技术方案提供的半导体结构的形成方法中，所述伪栅极层用于定义后续形成的金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部，后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。进一步，所述源漏掺杂区位于所述伪栅极层两侧的鳍部内；所述第二伪栅极部位于所述第一伪栅极部的第一区上，使得用于形成外延层顶部的空间尺寸大于用于形成外延层底部的空间尺寸，进而使得形成的外延层的顶部尺寸大于底部尺寸。所述外延层的顶部用于形成导电结构，由于所述外延层的顶部尺寸大于底部尺寸，使得所述外延层顶部与后续形成的导电结构的接触面积较大，进而使得外延层顶部与导电结构之间的接触电阻较小，从而有利于提高半导体结构的性能。附图说明图1至图2是一种半导体结构的形成方法各步骤的结构示意图；图3至图10是本专利技术一实施例半导体结构的形成方法各步骤的结构示意图。具体实施方式正本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：基底，所述基底上具有鳍部；位于基底上的伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；位于所述伪栅极层两侧鳍部内的源漏掺杂区。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底上具有鳍部；位于基底上的伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；位于所述伪栅极层两侧鳍部内的源漏掺杂区。2.如权利要求1所述的半导体结构，其特征在于，所述第一伪栅极部的顶部表面到所述鳍部的顶部表面的距离为：5纳米～35纳米。3.如权利要求1所述的半导体结构，其特征在于，所述第一伪栅极部的第二区沿鳍部延伸方向上的尺寸为：1纳米～5纳米。4.如权利要求1所述的半导体结构，其特征在于，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。5.如权利要求4所述的半导体结构，其特征在于，所述第一伪栅极部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。6.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂区包括：外延层；所述外延层位于所述鳍部内。7.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述伪栅极层的形成步骤包括：在所述基底上形成初始伪栅极层，所述初始伪栅极层包括：覆盖鳍部部分侧壁表面的初始第一伪栅极部以及位于初始第一伪栅极部上的第二伪栅极部，所述第二伪栅极部沿垂直于鳍部延伸方向上横跨所述鳍部，且所述第二伪栅极部两侧暴露出部分初始第一伪栅极部的顶部表面，所述初始第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述第二伪栅极部的侧壁表面形成牺牲层；以所述牺牲层为掩...

【专利技术属性】
技术研发人员：潘梓诚，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31