半导体装置及其制造方法制造方法及图纸

本公开涉及一种半导体装置及其制造方法。本发明专利技术的实施方式提供一种能得到选择晶体管的稳定的特性的半导体装置及其制造方法。实施方式的半导体装置具备基底层、层叠体、半导体主体以及电荷蓄积部。所述层叠体设置于所述基底层上。所述层叠体具有：隔着空隙而层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层。所述半导体主体在所述层叠体内在所述层叠方向上延伸。所述电荷蓄积部设置于所述半导体主体与所述电极层之间。

【技术实现步骤摘要】
半导体装置及其制造方法本申请享有以日本专利申请2017－58026号(申请日：2017年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及半导体装置及其制造方法。
技术介绍
提出了在三维存储器设备中使在层叠方向上相邻的电极层之前成为空隙的构造。
技术实现思路
实施方式提供一种能够得到选择晶体管的稳定的特性的半导体装置及其制造方法。实施方式的半导体装置具备基底层、层叠体、半导体主体以及电荷蓄积部。所述层叠体设置在所述基底层上。所述层叠体具有：隔着空隙而层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层。所述半导体主体在所述层叠体内在所述层叠方向上延伸。所述电荷蓄积部设置于所述半导体主体与所述电极层之间。附图说明图1是实施方式的半导体装置的示意立体图。图2是实施方式的半导体装置的示意截面图。图3的(a)是图2中的A部的放大图，(b)是图2中的B部的放大图。图4～图13是表示实施方式的半导体装置的制造方法的示意截面图。图14是实施方式的半导体装置的示意截面图。图15是实施方式的半导体装置的示意截面图。图16～图31的(b)是表示实施方式的半导体装置的制造方法的示意截面图。图32是实施方式的半导体装置的示意截面图。图33是实施方式的半导体装置的示意截面图。图34是实施方式的半导体装置的示意截面图。图35是示出图4～图13所示的各要素材料的组合例的图。附图标记说明10…基板；20…半导体主体；30…存储器膜；44…密封膜；45…空隙；61…被覆膜(coverfilm)；62…侧壁膜；63…盖膜(capfilm)；64…绝缘膜；66…被覆膜；70…导电层；72…绝缘层；SGD…漏侧选择栅；SGS…源侧选择栅；WL…电极层；DWL…虚拟电极层；SL…源层具体实施方式以下，参照附图对实施方式进行说明。此外，在各图中对相同的要素标注了相同的附图标记。在实施方式中，作为半导体装置，例如对具有三维构造的存储器单元阵列的半导体存储装置进行说明。图1是实施方式的存储器单元阵列的示意立体图。图2是实施方式的存储器单元阵列的示意截面图。在图1中，将相对于基板10的主面平行且相互正交的2个方向设为X方向和Y方向，将相对于该X方向和Y方向双方正交的方向设为Z方向(层叠方向)。图2的Y方向以及Z方向，分别与图1的Y方向以及Z方向对应。存储器单元阵列具有：源层SL、设置在源层SL上的层叠体100、多个柱状部CL、多个分离部61以及设置于层叠体100的上方的多个位线BL。柱状部CL形成为在层叠体100内在该层叠方向(Z方向)上延伸的大致圆柱状。多个柱状部CL例如交错排列。或者，多个柱状部CL也可以沿着X方向和Y方向呈正方网格状排列。分离部60将层叠体100在Y方向上分离成多个块(或者指状部)。多个位线BL是在Y方向上延伸的例如金属膜。多个位线BL在X方向上相互分离。柱状部CL的后述的半导体主体20的上端部，经由图1所示的连接器Cb和连接器V1连接于位线BL。源层SL隔着绝缘层11设置在基板10上。基板10例如是硅基板。另外，也可以在绝缘层11中设置布线和/或电路。源层SL例如具有掺杂了杂质的半导体层(半导体区域)和设置于该半导体层与绝缘层11之间的含有金属的层。如图2所示，半导体主体20的下端部与作为基底层的源层SL的半导体层相接触。或者，也可以，在层叠体100与基板10之间不设置源层SL，而是半导体主体20的下端部与作为基底层的基板10相接触。在源层SL上设置有层叠体100。层叠体100具有在相对于基板10的主面垂直的方向(Z方向)上层叠的多个导电层70。在最上层的导电层70上设置有绝缘层42。各个导电层70是相同材料的具有大致相同厚度的层。导电层70是例如主成分中含有掺杂了杂质的多晶硅或金属的层。多个导电层70中的至少最上层的导电层70，是漏侧选择晶体管STD(图1)的漏侧选择栅(上侧选择栅层)SGD，至少最下层的导电层70是源侧选择晶体管STS(图1)的源侧选择栅(下侧选择栅层)SGS。例如，包含最上层的导电层70在内的上层侧的3层导电层70为漏侧选择栅SGD。源侧选择栅SGS也设置有多个。漏侧选择栅SGD与源侧选择栅SGS之间的多个导电层70为作为存储器单元MC(图1)的控制栅来发挥功能的电极层(字线)WL。多个电极层WL中的最上层的电极层WL与多个漏侧选择栅SGD中的最下层的漏侧选择栅SGD之间的至少一层的导电层70，可以设为虚拟电极层DWL。虚拟电极层DWL不作为存储器单元MC的控制栅来使用。多个电极层WL中的最下层的电极层WL与多个源侧选择栅SGS中的最上层的源侧选择栅SGD之间的至少一层的导电层70，也可以设为虚拟电极层DWL。电极层WL和虚拟电极层DWL不设置于多个漏侧选择栅SGD之间和多个源侧选择栅SGS之间。在层叠方向(Z方向)上相邻的电极层WL彼此之间设置有空隙(airgap)45。多个电极层WL隔着空隙45在Z方向上层叠。空隙45也设置于最上层的电极层WL与虚拟电极层DWL之间。在层叠方向上相邻的漏侧选择栅SGD彼此之间设置有绝缘层72。在漏侧选择栅SGD彼此之间不形成空间隙(void)和/或接缝(seam)地设置有绝缘层72。绝缘层72例如是含硼或磷的氧化硅层、或者氧化硅膜。或者，绝缘层72为氮化硅层。也存在绝缘层72设置于最下层的漏侧选择栅SGD与虚拟电极层DWL之间的情况。另外，绝缘层72有时也设置于多个虚拟电极层DWL彼此之间。绝缘层72不设置于电极层WL彼此之间。在图2所示的例子中，在层叠方向上相邻的源侧选择栅SGS彼此之间也设置有空隙45。在最下层的电极层WL(或者虚拟电极层DWL)与最上层的源侧选择栅SGS之间也设置有空隙45。在源层SL与最下层的源侧选择栅SGS之间也设置有空隙45。图3的(a)是图2中的A部的放大图，图3的(b)是图2中的B部的放大图。图3的(a)示出漏侧选择晶体管STD的截面，图3的(b)示出存储器单元MC的截面。此外，源侧选择晶体管STS为与图3的(b)同样的截面构造。柱状部CL具有存储器膜30、半导体主体20和绝缘性的芯膜50。存储器膜30是具有沟道绝缘膜31、电荷蓄积膜(电荷蓄积部)32和块绝缘膜33的绝缘膜的层叠膜。半导体主体20形成为在层叠体100内在Z方向上连续延伸的管状。芯膜50设置于该管状的半导体主体20的内侧。半导体主体20的上端部经由图1所示的连接器Cb和连接器V1连接于位线BL。如图2所示，半导体主体20的下端部与源层SL相接触。存储器膜30设置于层叠体100与半导体主体20之间，从外周侧包围半导体主体20。如图3的(a)和(b)所示，沟道绝缘膜31设置于半导体主体20与电荷蓄积膜32之间并与半导体主体20相接触。电荷蓄积膜32设置于沟道绝缘膜31与块绝缘膜33之间。块绝缘膜33设置于电荷蓄积膜32与导电层70(电极层WL、虚拟电极层DWL、选择栅SGD、SGS)之间。如图3的(b)所示，半导体主体20、存储器膜30以及电极层WL构成存储器单元MC。存储器单元MC具有电极层WL隔着存储器膜30包围半导体主体20的周围的纵型晶体管构造。在该本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：基底层；层叠体，其设置于所述基底层上，并且具有隔着空隙层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层；半导体主体，其在所述层叠体内在所述层叠方向上延伸；以及电荷蓄积部，其设置在所述半导体主体与所述电极层之间。

【技术特征摘要】
2017.03.23 JP 2017-0580261.一种半导体装置，具备：基底层；层叠体，其设置于所述基底层上，并且具有隔着空隙层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层；半导体主体，其在所述层叠体内在所述层叠方向上延伸；以及电荷蓄积部，其设置在所述半导体主体与所述电极层之间。2.根据权利要求1所述的半导体装置，所述多个选择栅层，具有设置于比所述多个电极层中最上层的电极层靠上的位置并且隔着所述绝缘层在所述层叠方向上相邻的多个漏侧选择栅。3.根据权利要求2所述的半导体装置，还具备侧壁膜，所述侧壁膜设置于将所述层叠体分离成多个块并且与所述空隙相连的缝隙中的、层叠了所述多个漏侧选择栅和所述绝缘层的部分的侧壁。4.根据权利要求3所述的半导体装置，还具备在所述侧壁膜的上端附近堵塞所述缝隙的上端的密封膜。5.根据权利要求1所述的半导体装置，所述多个选择栅层，具有设置于比所述多个电极层中最下层的电极层靠下的位置并且隔着所述绝缘层在所述层叠方向上相邻的多个源侧选择栅。6.根据权利要求5所述的半导体装置，还具备设置于将所述层叠体分离成多个块的缝隙内的所述绝缘层的侧方的被覆膜。7.根据权利要求5所述的半导体装置，还具备设置于比所述层叠体靠上的位置并且厚度比一层所述电极层的厚度和一层所述源侧选择栅的厚度都厚的漏侧选择栅。8.根据权利要求5所述的半导体装置，还具备设置于将所述层叠体分离成多个块的缝隙内的所述层叠体的侧方并且将所述空隙的端部闭塞的绝缘膜。9.根据权利要求8所述的半导体装置，还具备设置于所述缝隙侧的所述电极层的端部与所述绝缘膜之间的盖膜。10.根据权利要求1所述的半导体装置，一层所述电极层的厚度与一层所述选择栅层的厚度大致相同。11.根据权利要求5所述的半导体装置，所述层叠体，还具备设置于所述基底层与最下层的源侧选择栅之间并且厚度比一层所述电极层的厚度和一层所述选择栅层的厚度都厚的导电层。12.根据权利要求1所述的半导体装置，所述基底层具有掺杂了杂质的半导体区域，所述半导体主体与所述半导体区域相接触。13.一种半导体装置的制造方法，包括：在基底层上形成层叠体的步骤，所述层叠体具有包括交替地层叠的第一...

【专利技术属性】
技术研发人员：福岛崇，关根克行，永岛贤史，目黑寿孝，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP