半导体存储装置及其形成方法制造方法及图纸

本发明专利技术公开一种半导体存储装置及其形成方法，该半导体存储装置包含基底、多个位线、栅极结构、侧壁层与第一间隙壁。基底包含存储区与周边区，多个位线是设置在基底上，并位于存储区内，而栅极结构则是设置在基底上，并位于周边区内。侧壁层覆盖多个位线与栅极结构的一侧壁。第一间隙壁则是设置在栅极结构的两侧，并覆盖在侧壁层上。

【技术实现步骤摘要】
半导体存储装置及其形成方法
本专利技术涉及一种半导体存储装置及其制作工艺，特别是涉及一种动态随机处理存储器装置及形成动态随机处理存储器装置位于周边区内的一间隙壁的制作工艺。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor,MOS)晶体管与一电容(capacitor)串联组成。存储单元的MOS晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的MOS晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的MOS晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
技术实现思路
本专利技术提供了一种半导体存储装置的形成方法，其先形成同时覆盖位线与一部分栅极结构的侧壁层，并利用该侧壁层作为后续蚀刻制作工艺的蚀刻停止层，来避免该蚀刻制作工艺造成其他元件的损伤。本专利技术另提供了一种半导体存储装置，其在周边区的栅极结构上形成有不对称的侧壁结构，可保护下方元件受到后续蚀刻制作工艺的损伤。为达上述目的，本专利技术的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储区与一周边区。然后，在该基底上形成多个位线，该些位线位于该存储区内，并且在该基底上形成一栅极结构，该栅极结构位于该周边区内。接着，形成一侧壁层，覆盖该些位线与该栅极结构的一侧壁。最后，在该栅极结构的两侧形成一第一间隙壁，该第一间隙壁覆盖在该侧壁层上。为达上述目的，本专利技术的另一实施例提供一种半导体存储装置，其包含一基底、多个位线、一栅极结构、一侧壁层与一第一间隙壁。该基底包含一存储区与一周边区，该些位线是设置在该基底上，并位于该存储区内，而该栅极结构同样是设置在该基底上，但是位于该周边区内。该侧壁层覆盖该些位线与该栅极结构的一侧壁。该第一间隙壁则是设置在该栅极结构的两侧，并覆盖在该侧壁层上。本专利技术主要是利用两次掩模覆盖区域的差异，使先形成的侧壁层可做为后续蚀刻制作工艺中的蚀刻停止层，以避免该蚀刻制作工艺过度向下蚀刻而损伤位于基底内元件。由此，利用前述形成方法而达到的半导体存储装置能具有优化的结构特征，而能达到较佳的元件效能。附图说明图1至图7为本专利技术第一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：图1为一半导体存储装置于形成方法之初的剖面示意图；图2为一半导体存储装置于形成一材料层后的剖面示意图；图3为一半导体存储装置于形成一掩模层后的剖面示意图；图4为一半导体存储装置于形成另一材料层后的剖面示意图；图5为一半导体存储装置于形成另一掩模层后的剖面示意图；图6为一半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；图7为一半导体存储装置于形成一介电层后的剖面示意图；图8至图9为本专利技术第二优选实施例中半导体存储装置的形成方法的步骤示意图，其中：图8为一半导体存储装置于形成一掩模层后的剖面示意图；图9为一半导体存储装置于形成一介电层后的剖面示意图。主要元件符号说明100基底101存储区(存储器区)102周边区111、112浅沟槽隔离113主动区115绝缘层120埋藏式字符线121栅极介电层123栅极层125盖层160位线160a位线接触插塞161半导体层163阻障层165金属层167掩模层180、180a、180b栅极结构181半导体层182栅极介电层183阻障层185金属层187掩模层200、220掩模300第一材料层301侧壁层302间隙壁310第二材料层312间隙壁330介电层D1第一方向D2第二方向具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图7，所绘示者为本专利技术优选实施例中，一半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机处理存储器(dynamicrandomaccessmemory,DRAM)装置，其包含有至少一晶体管元件(未绘示)以及至少一电容元件(未绘示)，以作为DRAM阵列中的最小组成单元(memorycell)并接收来自于位线(bitline,BL)160及字符线(wordline,WL)120的电压信号。在本实施例中，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100上还定义有一存储区(cellregion)101及一周边区(peripheryregion)102。此外，基底100上形成有至少一浅沟槽隔离shallowtrenchisolation,STI)。在本实施例中，是在基底100的存储区101中可形成浅沟槽隔离111，而可在基底100的存储区101上定义出多个主动区(activearea,AA)113。另一方面，在基底100的周边区102与存储区101之间，可通过另于基底100中形成一浅沟槽隔离112来达到隔离效果。浅沟槽隔离111、112的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该些沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。基底100的存储区101内还可形成有多条字符线，较佳是形成在基底100内的埋藏式字符线(buriedwordline,BWL)120，但并不以此为限。在本实施例中，各埋藏式字符线120是相互平行地沿着一第一方向D1(例如是y方向)延伸，并横跨各主动区113与浅沟槽隔离111，因而使一部分的埋藏式字符线120会埋设在浅沟槽隔离111内，另一部分的埋藏式字符线120则会埋设在各主动区113内，如图1所示。各埋藏式字符线120至少包含一栅极介电层121例如包含氧化硅(SiO)，一栅极层123例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻质金属材质，以及一盖层123例如包含氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)等绝缘材料。前述栅极介电层121、栅极层123与盖层125的形成方式可通过先于基底100内形成多个沟槽(未绘示)，再利用沉积、蚀刻与平坦化(planarization)等制作工艺，在该些沟槽内依序形成覆盖该些沟槽整体表面的栅极介电层121、填满该些沟槽下半部的栅极层123以及填满该些沟槽上半部的盖层125，并使盖层125可切齐基底100表面。然后，如图1所示，在基底100的存储区101与周边区102上，分别形成一位线160与一栅极结构180。其中，位线160，其是沿着不同于第一方向D1的一第二方向D2(例如是x方向)延伸，而可同时横跨各主动区113、浅沟槽隔离111与各埋藏式字符线120。各位线160包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167，而栅极结构180则包含本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于，包含：基底，该基底包含存储区与周边区；多个位线，设置在该基底上，并位于该存储区内；栅极结构，设置在该基底上，并位于该周边区内；侧壁层，同时覆盖该些位线与该栅极结构的一侧壁；以及第一间隙壁，设置在该栅极结构的该侧壁与一相对侧壁上，并覆盖在该侧壁层上。

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包含：基底，该基底包含存储区与周边区；多个位线，设置在该基底上，并位于该存储区内；栅极结构，设置在该基底上，并位于该周边区内；侧壁层，同时覆盖该些位线与该栅极结构的一侧壁；以及第一间隙壁，设置在该栅极结构的该侧壁与一相对侧壁上，并覆盖在该侧壁层上。2.依据权利要求1所述的半导体存储装置，其特征在于，该侧壁层部分覆盖该栅极结构的一上表面。3.依据权利要求2所述的半导体存储装置，其特征在于，该栅极结构的该上表面包含一阶梯部，该阶梯部暴露在该侧壁层之外。4.依据权利要求1所述的半导体存储装置，其特征在于，还包含：第二间隙壁，覆盖在该栅极结构的该相对侧壁上，并且该第一间隙壁覆盖在该第二间隙壁上。5.依据权利要求4所述的半导体存储装置，其特征在于，该第二间隙壁与该侧壁层包含相同材质。6.依据权利要求4所述的半导体存储装置，其特征在于，该第二间隙壁与该侧壁层包含复合层结构。7.依据权利要求1所述的半导体存储装置，其特征在于，还包含：介电层，设置在该些位线与该栅极结构之间，该介电层的一部分覆盖在该栅极结构上。8.依据权利要求1所述的半导体存储装置，其特征在于，还包含：浅沟槽隔离，设置在该基底内，并介于该存储区与该周边区之间，其中，该侧壁层覆盖在该浅沟槽隔离之上。9.一种半导体存储装置的形成方法，其特征在于，包含：提供一基底，该基底包含一存储区与一周边区；在该基底上形成多个位线，该些位线位于该存储区内；在该基底上形成一栅极结构，该栅极结构位于该周边区内；形成一侧壁层，覆盖该些位...

【专利技术属性】
技术研发人员：王嫈乔，冯立伟，何建廷，蔡综颖，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71