半导体器件及其制造方法技术

半导体器件及其制造方法。本文提供了一种半导体器件。该半导体器件可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体且设置在沟道孔之间的虚拟沟道孔、和穿过层叠体和虚拟沟道孔的狭缝。

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的各种实施方式可以总体涉及电子设备，并且更具体地，涉及半导体器件及其制造方法。
技术介绍
非易失性存储器件保持所存储的数据，而不管非易失性存储器件的电源开/关状态如何。近来，随着对于包括以单层形式形成在基板上的存储单元的二维非易失性存储器件的集成度的改进达到其极限，已经提出了包括在基板上层叠在垂直方向上的存储单元的三维(3D)非易失性存储器件。三维非易失性存储器件可以包括彼此交替层叠的层间绝缘层和栅极，以及穿过它们的沟道层，其中存储单元沿着沟道层层叠。为了提高具有三维结构的这种非易失性存储器件的操作可靠性，已经开发了各种结构和制造方法。
技术实现思路
本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道孔。该半导体器件可以包括穿过层叠体并设置在沟道孔之间的虚拟沟道孔。半导体器件可以包括穿过层叠体并且与虚拟沟道孔交叠的狭缝，以将虚拟沟道孔与狭缝一体联接。半导体器件可以包括形成在沟道孔中的沟道层。半导体器件可以包括虚拟沟道层，该虚拟沟道层包括形成在虚拟沟道孔中的第一半导体图案，以及形成在狭缝中并将第一半导体图案彼此联接的第二半导体图案。本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体到第一深度的沟道层。该半导体器件可以包括虚拟沟道层，所述虚拟沟道层包括穿过层叠体到第一深度的第一半导体图案，以及穿过层叠体到小于第一深度的第二深度并且将第一半导体图案彼此联接的第二半导体图案。本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道孔和虚拟沟道孔。制造半导体器件的方法可以包括在沟道孔和虚拟沟道孔中形成牺牲层。制造半导体器件的方法可以包括形成穿过层叠体和虚拟沟道孔至预定深度的狭缝。制造半导体器件的方法可以包括去除牺牲层。制造半导体器件的方法可以包括在沟道孔中形成沟道层，在虚拟沟道孔和狭缝中形成虚拟沟道层。本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道层到第一深度。制造半导体器件的方法可以包括形成包括第一半导体图案和第二半导体图案的虚拟沟道层，所述第一半导体图案穿过层叠体到第一深度，并且所述第二半导体图案穿过层叠体到小于第一深度的第二深度，并将第一半导体图案彼此联接。本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道结构。该半导体器件可以包括狭缝绝缘层，该狭缝绝缘层穿过层叠体并且包括交替布置的第一区域和第二区域。第二区域可以联接对应的相邻的第一区域。附图说明图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的平面图和截面图。图2A至图2C是示出根据本公开的实施方式的半导体器件的结构的立体图。图3A至图7A、图3B至7B以及图3C至图7C是示出根据本公开的实施方式的制造半导体器件的方法的平面图和截面图。图8A和图8B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。图9A和图9B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。图10和图11是示出根据本公开的实施方式的存储系统的配置的框图。图12和图13是示出根据本公开的实施方式的计算系统的框图。具体实施方式现在将在下文中参照附图更全面地描述实施方式的示例；然而，它们可以以不同的形式实施，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达实施方式的示例的范围。在附图中，为了清楚说明，尺寸可能被夸大。应当理解，当将一个元件称为位于两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。在下文中，将参照附图描述实施方式。本文参照作为实施方式(和中间结构)的示意图示的截面图示来描述实施方式。因此，例如由于制造技术和/或公差引起的图示的形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记标示相同的元件。诸如“第一”和“第二”之类的术语可以用于描述各组件，但是它们不应该限制各组件。这些术语仅用于将该组件与其它组件区分开来。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件等。此外，“和/或”可以包括所提及的组件中的任一个或其组合。此外，只要在句子中没有特别提及，那么单数形式可以包括复数形式。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或更多个组件、步骤、操作和元件。此外，除非另有限定，否则本说明书中使用的所有术语(包括技术术语和科学术语)具有与本领域技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中所解释的含义相同的含义，并且除非在本说明书中另有明确限定，否则不应被解释为具有理想或过于形式的含义。还应注意，在本说明书中，“连接/联接”不仅指一个组件不仅直接联接另一组件，而且还指通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一个组件而没有中间组件。本公开的各种实施方式可以涉及被配置为促进其制造过程并且可以具有稳定的结构和改进的特性的半导体器件及其制造方法。图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的图。图1A是布局图，并且图1B是沿图1的线A-A'截取的截面图。参照图1A和图1B，根据本公开的实施方式的半导体器件包括多个存储块MB1和MB2。在存储块MB1和MB2中的每个存储块中布置有存储串。存储块MB1、MB2中的每个存储块可以是在擦除操作期间数据被擦除的单元。半导体器件可以包括层叠体ST，该层叠体ST包括层叠的存储单元、狭缝绝缘层SLI1和SLI2以及穿过层叠体ST的沟道结构CH。层叠体ST可以包括交替层叠的导电层11和绝缘层12。每个导电层11可以是存储单元、选择晶体管等的栅极，并且包括诸如钨之类的金属。绝缘层12可以使层叠的导电层11彼此绝缘。例如，至少一个最上面的导电层11可以是漏极选择晶体管的栅极，至少一个最下面的导电层11可以是源极选择晶体管的栅极，并且其它导电层11可以是存储单元的栅极。在这种情况下，至少一个源极选择晶体管、多个存储单元和至少一个漏极选择晶体管可以彼此串联联接以构造垂直存储串。此外，诸如源线或外围电路之类的下部结构可以设置在层叠体ST的下方。在一个实施方式中，至少一个最上面的导电层11可以是源极选择晶体管或漏极选择晶体管的栅极，至少一个最下面的导电层11可以是管道栅极，并且其它导电层11可以是存储单元的栅极。此外，诸如外围电路之类的下部结构可以设置在层叠体ST的下方。在这种情况下，至少一个源极选择晶体管、多个存储单元、至少一个管道晶体管、多个存储单元和至少一个漏极选择晶体管可以彼此串联联接以构造U形存储本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：层叠体；沟道孔，所述沟道孔穿过所述层叠体；虚拟沟道孔，所述虚拟沟道孔穿过所述层叠体并设置在所述沟道孔之间；狭缝，所述狭缝穿过所述层叠体并与所述虚拟沟道孔交叠以将所述虚拟沟道孔与所述狭缝一体联接；沟道层，所述沟道层形成在所述沟道孔中；以及虚拟沟道层，所述虚拟沟道层包括形成在所述虚拟沟道孔中的第一半导体图案以及形成在所述狭缝中并将所述第一半导体图案彼此联接的第二半导体图案。

【技术特征摘要】
2017.03.21 KR 10-2017-00354831.一种半导体器件，该半导体器件包括：层叠体；沟道孔，所述沟道孔穿过所述层叠体；虚拟沟道孔，所述虚拟沟道孔穿过所述层叠体并设置在所述沟道孔之间；狭缝，所述狭缝穿过所述层叠体并与所述虚拟沟道孔交叠以将所述虚拟沟道孔与所述狭缝一体联接；沟道层，所述沟道层形成在所述沟道孔中；以及虚拟沟道层，所述虚拟沟道层包括形成在所述虚拟沟道孔中的第一半导体图案以及形成在所述狭缝中并将所述第一半导体图案彼此联接的第二半导体图案。2.根据权利要求1所述的半导体器件，其中，所述沟道孔包括围绕相应沟道层的存储层，并且其中，所述虚拟沟道孔和所述狭缝包括围绕相应虚拟沟道层的虚拟存储层。3.根据权利要求1所述的半导体器件，其中，所述层叠体包括层叠的字线和设置在所述字线上方的选择线，并且所述狭缝具有使所述选择线通过所述狭缝而彼此分离的深度。4.根据权利要求1所述的半导体器件，其中，所述虚拟沟道孔具有第一宽度，并且所述狭缝具有第二宽度，并且其中，所述第二宽度小于所述第一宽度。5.根据权利要求1所述的半导体器件，该半导体器件还包括：间隙填充绝缘层，所述间隙填充绝缘层形成在相应沟道层中；以及虚拟间隙填充绝缘层，所述虚拟间隙填充绝缘层形成在所述虚拟沟道层的相应第一半导体图案中。6.根据权利要求1所述的半导体器件，该半导体器件还包括：间隙填充绝缘层，所述间隙填充绝缘层形成在相应沟道层中；第一虚拟间隙填充绝缘图案，所述第一虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第一半导体图案中；以及第二虚拟间隙填充绝缘图案，所述第二虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第二半导体图案中，并且将所述第一虚拟间隙填充绝缘图案彼此联接。7.根据权利要求1所述的半导体器件，其中，所述第一半导体图案和所述第二半导体图案包括半导体材料。8.一种半导体器件，该半导体器件包括：层叠体；沟道层，所述沟道层穿过所述层叠体到第一深度；以及虚拟沟道层，所述虚拟沟道层包括穿过所述层叠体到第一深度的第一半导体图案和穿过所述层叠体到小于所述第一深度的第二深度并且将所述第一半导体图案彼此联接的第二半导体图案。9.根据权利要求8所述的半导体器件，该半导体器件还包括：存储层，所述存储层围绕所述沟道层；虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层；间隙填充绝缘层，所述间隙填充绝缘层形成在所述沟道层中；以及虚拟间隙填充绝缘层，所述虚拟间隙填充绝缘层形成在所述虚拟沟道层的相应第一半导体图案中。10.根据权利要求8所述的半导体器件，该半导体器件还包括：存储层，所述存储层围绕所述沟道层；虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层；间隙填充绝缘层，所述间隙填充绝缘层形成在所述沟道层中；第一虚拟间隙填充绝缘图案，所述第一虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第一半导体图案中；以及第二虚拟间隙填充绝缘图案，所述第二虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第二半导体图案中并将所述第一虚拟间隙填充绝缘图案彼此联接。11.根据权利要求8所述的半导体器件，该半导体器件还包括：存储层，所述存储层围绕所述沟道层；虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层。12.根据权利要求8所述的半导体器件，其中，所述层叠体包括层叠的字线和设置在所述字线上方的选择线，并且所述...

【专利技术属性】
技术研发人员：姜秉佑，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR