半导体装置及其制造方法制造方法及图纸

本发明专利技术的实施方式提供一种获得构成柱状部的膜中的接头部正下方部分的较高可靠性的半导体装置及其制造方法。在实施方式的半导体装置中，第2柱状部CL2的中心轴C2相对于第1柱状部CL1的中心轴C1向沿基底层10的表面的第1方向Y1偏移。第1柱状部CL1的上端的从中心轴C1起沿第1方向Y1的宽度W1大于第1柱状部CL1的上端的从中心轴C1起沿第2方向Y2的宽度W2。

【技术实现步骤摘要】
半导体装置及其制造方法[相关申请案]本申请案享有以日本专利申请案2017-59911号(申请日：2017年3月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
实施方式涉及一种半导体装置及其制造方法。
技术介绍
提出了包含多个电极层隔着绝缘层而积层的积层体、及在该积层体内于积层方向上延伸的柱状部的三维存储器。形成柱状部的步骤包含在积层体形成空穴的步骤、及在该空穴内形成电荷储存膜或半导体主体的步骤。另外，也提出了分多次进行积层体的形成及空穴的形成。在下层侧的积层体形成第1空穴后，在该下层侧的积层体上积层上层侧的积层体，在该上层侧的积层体形成第2空穴。
技术实现思路
实施方式提供一种获得构成柱状部的膜中的接头部正下方部分的较高可靠性的半导体装置及其制造方法。实施方式的半导体装置包含基底层、第1积层部、第1柱状部、第2积层部、第2柱状部、中间层、及接头部。所述第1积层部包含设置于所述基底层上且隔着第1绝缘体而积层的多个第1电极层。所述第1柱状部包含在所述第1积层部内于所述第1积层部的积层方向上延伸的第1半导体主体、及设置于所述第1半导体主体与所述第1电极层之间的第1电荷储存部。所述第2积层部包含设置于所述第1积层部上且隔着第2绝缘体而积层的多个第2电极层。所述第2柱状部包含在所述第2积层部内于所述第2积层部的积层方向上延伸的第2半导体主体、及设置于所述第2半导体主体与所述第2电极层之间的第2电荷储存部。所述中间层设置于所述第1积层部与所述第2积层部之间。所述接头部设置于所述中间层中的所述第1柱状部与所述第2柱状部之间，且具有比所述第1柱状部的直径及所述第2柱状部的直径更大的直径，且包含与所述第1半导体主体及所述第2半导体主体连续的中间半导体主体。所述第2柱状部的中心轴相对于所述第1柱状部的中心轴向沿所述基底层的表面的第1方向偏移。所述第1柱状部的上端的从所述第1柱状部的所述中心轴起沿所述第1方向的宽度大于所述第1柱状部的所述上端的从所述第1柱状部的所述中心轴起沿与所述第1方向相反第2方向的宽度。附图说明图1是实施方式的半导体装置的示意立体图。图2是实施方式的半导体装置的示意剖视图。图3(a)是实施方式的半导体装置中的第2积层部的局部示意放大剖视图，图3(b)是实施方式的半导体装置中的第1积层部的局部示意放大剖视图。图4～23是表示实施方式的半导体装置的制造方法的示意剖视图。图24是实施方式的半导体装置的示意立体图。具体实施方式以下，参照附图，对实施方式进行说明。此外，各附图中，对相同要素标注相同符号。在实施方式中，作为半导体装置，例如对包含三维构造的存储器单元阵列的半导体存储装置进行说明。图1是实施方式的存储器单元阵列1的示意立体图。图2是存储器单元阵列1的示意剖视图。在图1中，将相对于衬底10的主面平行的方向、且相互正交的两个方向设为X方向及Y方向，将相对于该X方向及Y方向二者正交的方向设为Z方向(积层方向)。Y方向在图2所示的截面上，进一步分为Y1方向、及与该Y1方向相反的Y2方向。Y1方向表示第2柱状部CL2相对于第1柱状部CL1的位置偏移方向。存储器单元阵列1包含作为基底层的衬底10、设置于衬底10上的积层体100、多个柱状部CL、多个分离部60、及设置于积层体100的上方的上层配线。在图3中，作为上层配线，表示例如位线BL与源极线SL。柱状部CL形成为在积层体100内于其积层方向(Z方向)上延伸的大致圆柱状。多个柱状部CL例如排列为锯齿状。或者，可使多个柱状部CL沿X方向及Y方向排列为正方格子状。分离部60将积层体100在Y方向上分离为多个区块(或指部)。分离部60包含在X方向及Z方向扩展的配线部LI。如图20所示，在配线部LI与积层体100之间设置着绝缘膜63。在积层体100的上方，设置着多根位线BL。多根位线BL为在Y方向上延伸的例如金属膜。多根位线BL在X方向上相互分离。柱状部CL的下述半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。多个柱状部CL连接于共通的1根位线BL。连接于该共通的位线BL的多个柱状部CL包含从利用分离部60而在Y方向上分离的各个区块各选择1个的柱状部CL。如图2所示，积层体100包含设置于衬底10上的第1积层部100a、设置于第1积层部100a上的第2积层部100b、及设置于第1积层部100a与第2积层部100b之间的中间层42。第1积层部100a包含多个电极层70。多个电极层70经由绝缘层(绝缘体)72而在相对于衬底10的主面垂直的方向(Z方向)上积层。第2积层部100b也与第1积层部100a同样地包含经由绝缘层72而在Z方向上积层的多个电极层70。电极层70例如为金属层。电极层70例如为包含钨作为主成分的钨层、或包含钼作为主成分的钼层。绝缘层72例如为包含氧化硅作为主成分的氧化硅层。中间层42例如为与绝缘层72同样地包含氧化硅作为主成分的氧化硅层。中间层42的厚度比一层电极层70的厚度、及一层绝缘层72的厚度更厚。衬底10例如为硅衬底，在该衬底10的表面侧，设置着掺杂着杂质且具有导电性的活动区域。在该活动区域的表面设置着绝缘层41。在绝缘层41上，设置着第1积层部100a的最下层的电极层70。柱状部CL包含形成于第1积层部100a的第1柱状部CL1、形成于第2积层部100b的第2柱状部CL2、及将第1柱状部CL1与第2柱状部CL2连接的接头部200。第1柱状部CL1在第1积层部100a内于积层方向(Z方向)上延伸，第2柱状部CL2在第2积层部100b内于积层方向上延伸。接头部200设置于中间层42内的第1柱状部CL1与第2柱状部CL2之间，且与第1柱状部CL1及第2柱状部CL2连续。图3(a)是第2积层部100b及第2柱状部CL2的局部示意放大剖视图。图3(b)是第1积层部100a及第1柱状部CL1的局部示意放大剖视图。第1柱状部CL1包含存储器膜30、半导体主体20、及绝缘性的芯膜50。第2柱状部CL2也与第1柱状部CL1同样包含存储器膜30、半导体主体20、及绝缘性的芯膜50。如图2所示，在接头部200也设置着半导体主体20，设置于接头部200的半导体主体20与第2柱状部CL2的半导体主体20及第1柱状部CL1的半导体主体20连续。半导体主体20在第2积层部100b内、接头部200内、及第1积层部100a内于积层方向(Z方向)上呈管状地连续延伸。半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。如图2所示，半导体主体20的下端部与衬底10的表面部(活动区域)相接。另外，如图20所示，配线部LI的下端与衬底10的表面部(活动区域)相接。存储器膜30设置于电极层70与半导体主体20之间，从外周侧包围半导体主体20。芯膜50设置于管状的半导体主体20的内侧。在接头部200也设置着存储器膜30，设置于接头部200的存储器膜30与第2柱状部CL2的存储器膜30及第1柱状部CL1的存储器膜30连续。存储器膜30在第2积层部100b内、接头部200内、及第1积层部100a内于积层方向(Z方向)上连续地延伸。如图3(a)及(b)所示，存储器30为包含隧道绝缘膜31、电荷储存膜(电荷储本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于包含：基底层；第1积层部，包含设置于所述基底层上且隔着第1绝缘体而积层的多个第1电极层；第1柱状部，包含在所述第1积层部内于所述第1积层部的积层方向上延伸的第1半导体主体、及设置于所述第1半导体主体与所述第1电极层之间的第1电荷储存部；第2积层部，包含设置在所述第1积层部上且隔着第2绝缘体而积层的多个第2电极层；第2柱状部，包含在所述第2积层部内于所述第2积层部的积层方向上延伸的第2半导体主体、及设置于所述第2半导体主体与所述第2电极层之间的第2电荷储存部；中间层，设置于所述第1积层部与所述第2积层部之间；及接头部，设置于所述中间层中的所述第1柱状部与所述第2柱状部之间，具有比所述第1柱状部的直径及所述第2柱状部的直径更大的直径，且包含与所述第1半导体主体及所述第2半导体主体连续的中间半导体主体；且所述第2柱状部的中心轴相对于所述第1柱状部的中心轴向沿所述基底层的表面的第1方向偏移，且所述第1柱状部的上端的从所述第1柱状部的所述中心轴起沿所述第1方向的宽度大于所述第1柱状部的所述上端的从所述第1柱状部的所述中心轴起沿与所述第1方向相反的第2方向的宽度。

【技术特征摘要】
2017.03.24 JP 2017-0599111.一种半导体装置，其特征在于包含：基底层；第1积层部，包含设置于所述基底层上且隔着第1绝缘体而积层的多个第1电极层；第1柱状部，包含在所述第1积层部内于所述第1积层部的积层方向上延伸的第1半导体主体、及设置于所述第1半导体主体与所述第1电极层之间的第1电荷储存部；第2积层部，包含设置在所述第1积层部上且隔着第2绝缘体而积层的多个第2电极层；第2柱状部，包含在所述第2积层部内于所述第2积层部的积层方向上延伸的第2半导体主体、及设置于所述第2半导体主体与所述第2电极层之间的第2电荷储存部；中间层，设置于所述第1积层部与所述第2积层部之间；及接头部，设置于所述中间层中的所述第1柱状部与所述第2柱状部之间，具有比所述第1柱状部的直径及所述第2柱状部的直径更大的直径，且包含与所述第1半导体主体及所述第2半导体主体连续的中间半导体主体；且所述第2柱状部的中心轴相对于所述第1柱状部的中心轴向沿所述基底层的表面的第1方向偏移，且所述第1柱状部的上端的从所述第1柱状部的所述中心轴起沿所述第1方向的宽度大于所述第1柱状部的所述上端的从所述第1柱状部的所述中心轴起沿与所述第1方向相反的第2方向的宽度。2.根据权利要求1所述的半导体装置，其特征在于：所述接头部的所述第1方向侧的侧壁与所述第1柱状部的所述第1方向侧的侧壁的阶差小于所述接头部的所述第2方向侧的侧壁与所述第1柱状部的所述第2方向侧的侧壁的阶差。3.根据权利要求1所述的半导体装置，其特征在于：所述接头部的所述第2方向侧的侧壁的相对于所述第2柱状部的所述第2方向侧的侧壁向所述第2方向的位置偏移量大于所述接头部的所述第2方向侧的所述侧壁相对于所述第1柱状部的所述第2方向侧的侧壁向所述第2方向的位置偏移量。4.根据权利要求1所述的半导体装置，其特征在于：所述中间层比一层所述第1电极层的厚度、及一层所述第2电极层的厚度更厚。5.根据权利要求1所述的半导体装置，其特征在于：所述中间层为绝缘层。6.根据权利要求1所述的半导体装置，其特征在于：所述第1绝缘体、所述第2绝缘体、及所述中间层为相同材料的层。7.根据权利要求1所述的半导体装置，其特征在于：所述第1电荷储存部在所述第1积层部的积层方向上延伸，所述第2电荷储存部在所述第2积层部的积层方向上延伸，且所述接头部包含与所述第1电荷储存部及所述第2电荷储存部连续的膜。8.根据权利要求1所述的半导体装置，其特征在于：所述基底层具有导电性，且所述第1半导体主体与所述基底层相接。9.一种半导体装置的制造方法，其特征在于包含如下步骤：在基底层上形成第1积层部，所述第1...

【专利技术属性】
技术研发人员：奥村祐介，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP